Отправлено PicoDev 28 января 2003 г. 07:19

Цель - синхронизация ADC.
100MHz 4 clock outputs 90-degree ==> 400MHz sample rate.

В Xilinx SpartanIIE используем 4 DLL. Правда Jitter будет болше чем +/- 60 ps plus Jitter на входе (Doc от Xilinx). Сколко на самом деле получиться понятия не имею. Если входной генератор имеет Jitter +/- 3ps - ведь не получиться +/- 63 ps?!!!. Что-то не вериться Xilinx.

Altera: Cyclone, Jitter меньше +/- 120 ps, но как ситезировать 4 clock 90-градусов на внешних выводах представления не имею!

Помогите, кто знает. Спасибо.

• Ответ: Решил! 2 PLL. На каждую PLL два внешних LVDS - 180-degree, Внутри Cyclone задержка 90-degree между PLL. — PicoDev   (29.01.2003 02:52, пустое)
• Ответ: Если частота фиксированная, я бы поставил программируемые линии задержки — Alex11   (28.01.2003 13:08, 94 байт)
• В принципе ФАПЧ с детектором на XOR даст сдвиг на 90 градусов. Имеете 0 и 90 ( 180 и 270 получаете инверсией) — Victor®   (28.01.2003 12:13, пустое)
• Так а чем Xilinx не устроил то? — Озадаченный   (28.01.2003 12:13, пустое)
  • Ответ: Да не самое главное - но все-же: цена EP1C6-QFP240-7grade = $39 !!!! A Параметры - просто конфетка!!! — PicoDev   (29.01.2003 02:59, пустое)
  • Ответ: Жрет! 2А. Jitter! Практически не предсказуемый. — PicoDev   (29.01.2003 02:54, пустое)
• Хотя-бы подскажите идею! — PicoDev   (28.01.2003 10:27, пустое)