Отправлено vita 11 марта 2003 г. 17:46 В ответ на: Ответ: (+) отправлено vita 11 марта 2003 г. 15:59

module Shift_reg_v1 (clk, d, q);
parameter w = 2000; // тут поставить требуемую длину
input clk, d;
output [w-1:0] q;

reg [w-1:0] q, qq;
integer i;

always @(posedge clk)
begin
for (i=1; i qq[0] = d;
end

always @(negedge clk)
q[w-1:0] = qq[w-1:0];
endmodule

• что за бред выходит! ..... вторая попытка: (+) — vita   (11.03.2003 17:53, 310 байт)