[an error occurred while processing this directive]
Существует два стандарта de facto: VHDL и Verilog. Их и изучайте. Все остальное от Лукавого.
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
andrew_b
25 августа 2003 г. 12:46
В ответ на:
Да как раз и нужен сравнительный анализ, начальник требует! Сам пока только AHDL и VHDL изучил, вот до Verilog никак не доберусь, и что за Abel зверь такой тож непонятно.
отправлено maphin 25 августа 2003 г. 12:44
Составить ответ
|||
Конференция
|||
Архив
Ответы
Ответ: Согласен, в догонку скажу. Знаю VHDL, буду учить верилог ... Писать много уже надоело -) и тупая запись 16ричного формата. Verlog продуманее, ИМХО.
—
Jackal
(25.08.2003 12:58,
пустое
)
Это уже навязло... (+)
—
andrew_b
(25.08.2003 13:08, 149 байт)
Ответ: ну у меня Aldec hdl, есс-но комплит есть, но все же verlog более компактный. Запись .. ну прик, но в верилоге приятнее. и опять же в европе стандарт Verilog. Да и вообще знать надо и то и другое, а на чем писать то или иное, это уже дело вкуса.
—
Jackal
(25.08.2003 14:07,
пустое
)
А я вот читал, что VHDL - Европа, Verilog - Америка (причем в разных источниках)
—
Victor®
(26.08.2003 14:45,
пустое
)
пример из жизни: сы-шы-а и Канада - ВХДЛ, Индия - Верилог. Совместный проект - и все учатся друг у друга.
—
1
(28.08.2003 13:08,
пустое
)
conv_to_integer, conv_std_logic_vector - и прочая очевидная из контекста типизация
—
yes
(25.08.2003 13:27,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru