[an error occurred while processing this directive]
[an error occurred while processing this directive]
|
При компиляции проекта автомата с двумя асинхронными входами, прога ругается, что у триггеров только 1 вход сброса:
IF reset1 = '1' THEN
state <= s0;
ELSIF reset2 = '1' THEN
state <= s3;
ELSIF clk'EVENT AND clk = '1' THEN
CASE state IS
WHEN s0 =>
state <= s1;
сообщение: Only one Clear signal can be defined for a flipflop
В схемном редакторе это просто,а как на HDL?
длительность входных асинхронных сигналов может быть меньше периода синхросигнала !
E-mail: info@telesys.ru