Отправлено dsmv 01 октября 2003 г. 11:31

Необходимо задержать сигнал на несколько ns. Хотелось бы это
сделать вставкой дополнительных буферов.

Вопрос: как сделать что бы эти буферы не удалялись при оптимизации?

В данный момент использую такую конструкцию:

attribute optimize: string;
attribute optimize of buf: component is "off";

signal s0,s1 : std_logic; -- промежуточные сигналы
begin

xbuf0: buf port map( o=>s0, i=>i );
xbuf1: buf port map( o=>s1, i=>s0 );
xbuf2: buf port map( o=>o, i=>s1 );

Но в проекте остаётся только один буфер.

• Ответ: Попробуйте (+) — Осведомлённый   (01.10.2003 12:48, 824 байт)
  • Помог атрибут NOOPT — dsmv   (01.10.2003 15:16, 369 байт)
    • Ответ: FMAP - это LUT Xilinx 4x1, каждый инвертор запакуется в свой отдельный LUT — Осведомлённый   (01.10.2003 17:40, пустое)
      • Т.е. я правильно понимаю: если параллельно некой схеме подключить FMAP, то он её разведёт в одной ячейке LUT? Соответсвенно появляется возможность управлять разбиением по ячейкам LUT? — dsmv   (02.10.2003 13:07, пустое)
    • В Constraints Guide 5-ой версии не нашёл такого атрибута. Как выглядит тот фрагмент в железе? — zlyh   (01.10.2003 17:02, пустое)
      • Его там нет, я нашёл по ссылке. Этот атрибут добавляю в исходный VHDL код, пример приведён выше. — dsmv   (01.10.2003 18:50, пустое, ссылка)
        • Этот атрибут для синтезёра. Синтезёр не будет оптимизить, верю. Я говорю что Хилинх тоже делает оптимизацию. И спрашиваю что будет в разведённом проекте если его посмотреть FPGA Editor-ом? — zlyh   (02.10.2003 10:22, пустое)
          • Получилось именно то, что и нужно, сигнал проходит последовательно через три буфера. В результате получился сдвиг около 5 ns. — dsmv   (02.10.2003 13:05, пустое)
• Так его ещё и Хилинх посвоему оптимизит. — zlyh   (01.10.2003 12:31, 214 байт)