Отправлено Olxx 07 октября 2003 г. 10:35

Fitter при этом нормально отрабатывет, а при попытке сгенерировать programming file выдаеться ошибка:

ERROR:Cpld:6 - Cannot assign Input Pin I2 to Pin 73 (FB1_2). This pin does not support the functionality of that signal.

При этом в даташите четко сказано, что из JTAG можно делать обыкновенный ввод-вывод. В фитере галочка напротив "Reserv ISP pins" снята. Использую ISE 6.1+SP1

Может у кого была подобная проблема? Или ткните носом как правильно ему указать, чтоб из JTAG получился I/O.

• Ответ: Я придерживаюсь правила- иметь резерв свободных выводов и ресурсов матрицы, т. е. не надо экономить эти 4 вывода... — АлГа   (07.10.2003 18:56, пустое)
  • Да я бы и рад все переделать на обычные пины, так плата уже через неделю будет готова. Я перерыл весь сайт Xilinx - утверждают, что все должно работать. Похоже это таки глюки первого сервис-пака для ISE6.1. По крайней мере "Exhaustive Fit Mode" в нем вообще не работает. Завтра буду откатываться на ISE5.2+SP3. — Olxx   (08.10.2003 04:34, пустое)
• У меня ваапче, после экспериментов с переключением JTAG выводов, кристалл перестал программироваться. Хотя содержимое не изменилось. — pi   (07.10.2003 18:10, пустое)