Отправлено SМ 08 декабря 2003 г. 13:21 В ответ на: мне это показалось неестественным отправлено yes 08 декабря 2003 г. 13:05

Втыкая буфер в ПЛИС вы не уменьшаете емкость. И не уменьшаете длину цепи. Цепи все уже проложены изначально, и довольно длинны, и неслабо емкостно нагружены немеренной кучей управляемых от конфиг. ОЗУ ключей. Используя буфер (не тот, что на кристалле специально "веревку" буферизурет - до него синтезатором, да и ничем вообще не доберетесь - а что-то типа LCELL, я не знаю как это у хилинха называется) - просто вы задействуете для данной цепи дополнительую линию связи, грубо говоря удваивая емкость, удваивая длину и добавляя задержку на буфере. Сами прикиньте, сколько например на один row interconnect line например всякого хлама понавешено? и длина у него через весь кристалл. Вы же не можете сформировать, как в асик, какую-то свою (менее длинную, или менее нагруженную - а открыт или нет управляемый из конфиг-RAM ключ - нагрузки практически не меняет!) соединительную линию. А пользуетесь тем, что уже есть!

Про DC - у меня к сожалению нету хороших библиотек под ACEX, то есть синопсису дается совсем небольшой выбор конфигураций LUT'ов. И то он делал проекты, занимающие меньше места, чем результат MAX+. В отличие
от тех-же виртексов, для которых .lib очень и очень даже полные. Теперь вот на циклоны переходим - посинтезю DC, отпишу... А что P&R гадит после любого синтеза, и синопсис это, или леонардо - это факт, и что с этим делать, до меня пока не дошло. Эффективнее всего оказался (для альтеры) пока квартус и писание на AHDL.

• про fanout в ПЛИС, вроде начал понимать, но хочу уточнить — yes   (08.12.2003 13:47, 890 байт)
  • Ответ: (+) — SМ   (08.12.2003 14:08, 1500 байт)
    • В Хилинхе в общем тоже самое. — zlyh   (08.12.2003 14:40, 272 байт)
    • Да, обычно структура интерконнектов бывает расписана в даташите... Конечно без подробных емкостей, но что-то понять можно... — SМ   (08.12.2003 14:22, пустое)