Разработка, производство и продажа радиоэлектронной аппаратуры
|
Карта сайта
|
Пишите нам
|
В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:
jobsmp@pochta.ru
Телесистемы
|
Электроника
|
Конференция «Микроконтроллеры и их применение»
Значит от его выходных сигналов ничего на ногах ПЛИС не зависит, и его синтезатор выкинул.
Отправлено
SM
18 января 2008 г. 18:17
В ответ на:
Что-то добавление в проект Верилог-модуля не изменяет потребности в ресурса...{+}(+)
отправлено <font color=gray>ПЛИС</font> 18 января 2008 г. 18:13
Составить ответ
|
Вернуться на конференцию
Ответы
Как в Верилоге сделать аналог "Generate Pins for Symbol ports" (к...{+}(+)
—
ПЛИС
(18.01.2008 18:31:16
87.228.66.25
, 345 байт)
В верилоге все порты модуля верхнего уровня (того, что имеет название, равное названию проекта) являются пинами ПЛИС. Ничего не надо генерировать.
—
SM
(18.01.2008 18:35:40
80.92.255.53
,
пустое
)
Пасиба, работает!
—
ПЛИС
(18.01.2008 18:42:43
87.228.66.25
,
пустое
)
Отправка ответа
Имя*:
Пароль:
E-mail:
Тема*:
Сообщение:
Ссылка на URL:
URL изображения:
если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
вычтите из двух единицу:
Перейти к списку ответов
|
Конференция
|
Раздел "Электроника"
|
Главная страница
|
Карта сайта
Web
telesys.ru