|
|
Выдаваемый синтезатором квартуса .vho проекта, содержащего мой AHDL, ядерный VHDL и еще один компонент на Verilog отлично принимается MSim'ом. Плюс я автоматом могу сгенерировать тестбенч для топ-левела проекта и посмотреть как все это работает. AHDL-описание с использованием библиотек одного и того же блока по сравнению c VHDL-ем по количеству строк раза в два-три короче. Когда в AHDL я вижу какую-либо новую конструкцию, в симуляторе она чаще всего работает именно так, как я и предполагал. В VHDL постоянно натыкаешься на не ожиданный результат и вынужден разбираться, когда std_logic понимается как std_logic, а когда как integer, когда синтезатор понимает +, а когда нет. И это утомляет. На мой взгляд, надо разделять языки для синтеза и языки для моделирования. Если бы Xilinx не выкаблучивался и принял бы AHDL (назови они его хоть XAHDL), было бы просто замечательно. AHDL может отлично работать с любыми библиотеками, этот язык спроектирован изначально грамотно. У Xilinx постоянно были проблемы с программистами :))) - даже свои Foundation с ISE они постоянно заказывают у Алдек :) Ну не смогли они просто родить инструмент, адекватный AHDL. Хоть и хотели. Так что, на мой взгляд, или прийдет hardware-C с неимоверно умными синтезаторами и всех разгонит, либо к AHDL начнут подключать чужие библиотеки и верстать на нем не только под Альтеру, а моделить с тем же VHDL. Вот такое IMHO.
E-mail: 
info@telesys.ru
