Ответ: двухклоковый триггер на верилоге (+) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Ответ: двухклоковый триггер на верилоге (+)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено druzhin 26 декабря 2003 г. 10:51
В ответ на: Мультиклоковые модули в ISE... отправлено Hare 23 декабря 2003 г. 11:00

фрагмент кода
(clk2m, clk8k - клоки по нарастающему фронту; r - выход):

always @ (posedge clk8k or posedge v) if (v) r<=1 ; else r<=0 ;
always @ (posedge clk2m or posedge r) if (r) v<=0 ; else v<=1 ;

v - вспомогательный reg,
использовать его где-то ещё нельзя: на нём игла.

Конечно, это связка из двух триггеров, но отлично работает
как один двухклочный триггер.

Отправка ответа