[an error occurred while processing this directive]
Получается, что после синтеза у меня схема с реальными задержками цепей в ПЛИС, но не с теми которые я выставил?
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
victel
09 августа 2004 г. 23:40
В ответ на:
вот пример применения (+)
отправлено SM 09 августа 2004 г. 23:29
Составить ответ
|||
Конференция
|||
Архив
Ответы
Естественно (+)
—
SM
(09.08.2004 23:46, 693 байт)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru