[an error occurred while processing this directive]
Не придумывай, в 21xx нет потери циклов при call/rst. +2 на загрузку cntr (которая предполагается перед вызовом) и собственно call
(«Телесистемы»: Конференция «Цифровые сигнальные процессоры (DSP) и их применение»)
Отправлено
Alavi
03 сентября 2002 г. 16:22
В ответ на:
Ещё надумал: 1) куда пропала инициализация каунтера? (+1); 2) rts = fetch(+1)+decode(+1)+execute(+1) (конвейер без делэй брэнча); 3) кэш мисс на fir: (+1) и на sop: (первый раз) (+1). Итого: (N-1+4) +1(каунтер) +3(rts) + 2(кэш мисс) = N-1+10.
отправлено sdy 01 сентября 2002 г. 03:18
Составить ответ
|||
Конференция
|||
Архив
Ответы
Instructions are fetched and loaded into the instruction register during one processor cycle, and executed during the following cycle... Так как быть с одним циклом для rts?
—
sdy
(04.09.2002 02:49,
пустое
)
Окуда цитата то?
—
Alavi
(04.09.2002 12:17, 365 байт)
Читал я эту фразу. Только не об этом речь. Мою надо внимательно читать. Если это вообще моя: глава Program Sequences (там где про работу конвейера) в самом начале. Под рукой нет.
—
sdy
(04.09.2002 13:49,
пустое
)
В главе "Program sequencer" описаниия 218x (мы ведь о нем?) поиск даже только подфразы "following cycle" ничего не дает
—
Alavi
(04.09.2002 15:15, 60 байт)
Нашёл (adress generators & programm sequencer). Страница 1-7, раздел 1.2.2 (последний абзац).
—
sdy
(05.09.2002 06:07,
пустое
)
Ну так дальше прямо сказано: "To minimize overhead cycles, the sequencer supports conditional jumps, subroutine calls and returns in a single cycle."
—
Alavi
(05.09.2002 12:24, 72 байт)
Ха-Ха. Я так и знал, что Вы сюда ткнёте. Ну так не об этом речь. Читать я умею. rts, call, jump сбивают работу конвейера, отсюда и последствия. Чтобы инструкция следующая за call была исполнена сразу она должна быть префетчед, а rts префетчед другую.
—
sdy
(06.09.2002 01:22,
пустое
)
Это всего лишь Ваша трактовка (по типу аналогии с SHARC). Эксперимент - критерий истины...
—
Alavi
(06.09.2002 14:23, 322 байт)
Действительно, моя трактовка. Каюсь. Больше не буду.
—
sdy
(06.09.2002 19:35,
пустое
)
Другая же в это время хоть и префетчед but не будет она исполнена.
—
sdy
(04.09.2002 02:51,
пустое
)
Префетчед but не исполняем - теряем один цикл, loaded - теряем второй цикл. Исполнение за rts только на третий цикл. Попробуйте возразить.
—
sdy
(04.09.2002 03:03,
пустое
)
И с call, jump, rti тоже самое. Подумайте.
—
sdy
(04.09.2002 02:52,
пустое
)
Для чего нужен instruction регистр, кроме как просто чтобы был. Наверное, чтобы код брать из него, а не из памяти, если к pm обращение в инструкции есть.
—
sdy
(04.09.2002 02:55,
пустое
)
Отсюда потеря двух тактов ещё и в инструкциях с обращением к pm (только первый раз).
—
sdy
(04.09.2002 03:06,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru