Отправлено kas 09 апреля 2004 г. 17:38

а остальные тактовые сигналы, должны управлять разрешением работы тех частей проекта, в которых требуется х участие. Но это мое личное мнение, и оно может быть неправильным. Что по этому поводу думает народ?

• Ответ: Желательно, конечно иметь один clock, но часто это невозможно, тогда приходится создавать защищенные от метастабильности "переходы" из одного clock domain в другой. — PicoDev   (11.04.2004 10:04, пустое)
• это уже обсуждается столетиями - называется синхронная схема и ассинхронная ;-) — net   (09.04.2004 17:45, пустое)
  • Двухклоковый модуль на верилоге (+) — druzhin   (09.04.2004 18:16, 360 байт)
    • Маленькая ошибочка (+) — druzhin   (09.04.2004 18:18, 361 байт)
    • А как это разведётся в ПЛИС? Двухклоковый вход - в D-триггер? (-) — Alesandro   (09.04.2004 18:18, пустое)
      • Да. Это будет хитрая связка из двух триггеров. Если ты ISEшник, смотри через View RTL Shematic. До плисов я такие штуки собирал на ТМ2, на 3 клока таже. — druzhin   (09.04.2004 18:22, пустое)
        • Я вот ставлю вообще три (для запрета одного при работе другого или просто шлюз:по первому принял, по второму перегрузил в другое место -там по второму клоку и расправился) неэкономно и с извращением !!! зато работает сразу чаще — _jack   (10.04.2004 03:59, пустое)
        • На TEMP будет короткий импульс (пик, игла), но это так и задумано. — druzhin   (09.04.2004 18:24, пустое)
          • Вариации на тему: RTL линия задержки на верилоге (+) — druzhin   (09.04.2004 19:00, 461 байт)
            • Ответ: A kak na schet "traces delay"? Oni ved' nepedskazuemy. Tak kakoi smysl v vashey sadergke? — lv1   (09.04.2004 19:43, пустое)
              • net видно то же имел ввиду вот пример parallel independent->serial independent и клоков будет два, встречается это "сверхчасто" — _jack   (10.04.2004 03:37, пустое)