|
|
просто формирователь с определенным периодом и длительностью я сделал. вот такого плана:
architecture a of count_load is
signal cnt : std_logic_vector (20 downto 0);
begin
process (clk)
begin
if (f56'event and f56 = '1') then
if cnt = "111111111111110010000" then
cnt <= "010001100011000011001";
else
cnt <= cnt - 1;
end if;
end if;
end process;
TI <= not(cnt(20));
все хорошо работает.
Но период и длительность теперь надо передавать по шине (т.е. внутри ПЛИС организовать регистр периода и регистр длительности). И с выходов этих регистров загружать формирователь, т.е. вместо двоичных чисел "111111111111110010000" и "010001100011000011001" мне надо подставлять выходы регистров длительности и периода (reg(n), reg(n-1)....reg(0)), n - определяется глубиной счетчика. А как правильно передать, не пойму.
E-mail: 
info@telesys.ru
