Отправлено dxp 05 октября 2004 г. 11:34

Задача: есть внутри сабжевой ПЛИС две части - одна быстрая, клок 200 МГц, другая - медленная, клок 20 МГц. Обе части интесивно взаимодействуют между собой, поэтому в полный рост встает вопрос о синхронности этих клоков.

Один вариант: берем один клок входной, второй с ФАПЧ.
В документации на PLL сказно, что в режиме Normal имеет место некая компенсация, что выражается, якобы, в том, что клок после ФАПЧ синхронизирован (выровнен по фазе) с входным опорным клоком. Вопрос: насколько хорошо это выровнено? И можно ли как-нибудь экспериментально проверить, чтобы достоверно убедиться, что это так и есть?

Второй вариант: берем оба клока после ФАПЧ. Как дело обстоит в этом случае? Тут, вроде, все должно быть лучше, т.к. исходный сигнал (с ГУН) у них один и тот же. Можно ли как-нибудь убедиться экспериментально? Навскидку этот вариант кажется предпочтительнее первого.

Словом какие мысли на этот счет? Может кто уже проходил этот путь, есть реальный опыт?

• Память использовать... — LeonY   (05.10.2004 22:24, 128 байт)
• Ответ: Я делал (+) — sas   (05.10.2004 18:47, 309 байт)
• Лучше работать с глобальным клоком 200 МГц, а медленную часть через enable разрешать на нужных тактах. — ux   (05.10.2004 12:51, пустое)
  • Оно понятно, что лучше, только — dxp   (05.10.2004 13:17, 211 байт)
    • Не должно такого быть, требования ровно в десять раз меньше, ведь переключение будет происходить каждый десятый клок, поэтому время распространения сигнала в комбинационной схеме можно увеличить в десять раз. А сигнал enable тоже глобальный. Так что никаких проблем быть не должно, это самый лучший способ построения цифровых схем на FPGA. — ux   (05.10.2004 13:44, пустое)
      • Это так. Но Timing Analyzer будет орать, что, типа, не успевает оно на 200 МГц. Как ему объяснить, чтобы не возникал не по делу? — dxp   (05.10.2004 13:52, пустое)
        • Чтобы Timing Analyzer правильно Вас понял надо для деленного такта указать assignments: Multicycle = 10 — Andy-P   (05.10.2004 14:36, пустое)
        • Дык вы схему хорошую делаете или timing analyser хотите ублажить плохой схемой? Через assigment editor можно установить требования на задержки между конкретными регистрами. — ux   (05.10.2004 14:04, пустое)