Отправлено Shtirlits 20 ноября 2004 г. 19:21

Смысл вопроса в следующем:
Есть относительно быстрый clock, почти все процессы должны им тактироваться, соответственно, анализ таймингов происходит по этому клоку.
Но есть один процесс, которому совсем не обязательно работать так же быстро, наоборот, он может делать свое дело раз в 100 медленнее.
У меня есть несколько мнений про него, но я ними не совсем согласен:)
1) задать отдельные характеристики для сигналов процесса
2) сделать дополнительный клок со всеми последствиями
3) сделать pipe-line и таки считать этот процесс быстро, впустую расходуя ресурсы и электричество

Как принято поступать в такой ситуации ?

Железо: altera stratix
Софт: quartus ii

• Задать timing constrain "раз в 100 медленнее" — zlyh   (22.11.2004 19:38, 70 байт)
• 2 - Не надо. 1 - может не всегда удобно получаться. 3 - сделайте быстрый конвейер, который запускается только по факту поступления новых данных медленного процесса. А вообще что вам мешает использовать быстрый клок и сигналом ClockEnable замедлить процесс? — _Aquarius_   (20.11.2004 21:45, пустое)
  • Все дело в жадности (+) — Shtirlits   (21.11.2004 12:54, 313 байт)
    • Как это он за один такт не успевает(+) — переходящий от AHDL к VHDL   (22.11.2004 15:08, 268 байт)
    • Тогда наверно не в жадности, а в невнимательности - практически на все сто уверен, что в вашей схеме без конвейера триггеры LUTов, которые складывают ваши числа абсолютно нигде не задействованы (разве что вы сделали из FPGA длиннющий сдвыговый регистр :) ) - так что вы врядли при создании конвейера что-то реально потеряете. — _Aquarius_   (21.11.2004 16:17, пустое)
      • Все же потеряю (+) — Shtirlits   (21.11.2004 17:30, 234 байт)
        • Ответ: — SAZH   (21.11.2004 19:45, 275 байт)