Отправлено MCU_not_тянет 04 марта 2005 г. 12:27

До этого писал на АльтераХДЛ-е, понимаю что это кривость. На что переходить VHDL или Verilog? Что будет универсальней? Если возможно адекватно сравнить их с Си и паскалем то кто из них кто?

http://www.telesys.ru/wwwboards/fpga/212/messages/3775.shtml

• http://www.telesys.ru/wwwboards/fpga/212/messages/3775.shtml

• Бред господа полный! Блин! Описание триггера на Verilog или VHDL! Еще карты Карно присовокупить. Да вообще про триггер забыть надо! Пусть синтезатор думает... — Пятничный хрен   (05.03.2005 20:11, пустое)
• Ответ: Большущее всем спасибо! Читал, много думал, еще пожалуй подумаю — MCU_not_тянет   (05.03.2005 14:56, 45 байт)
  • IMHO, знать надо оба языка, применять тот, который больше устраивает коллег и заказчиков ;) — A_S_N   (06.03.2005 09:09, пустое)
    • Согласен, в идеале все именно так. Правда, встает иногда еще вопрос выбора человеком, не специализировавшемся в программировании FPGA, языка для своего проекта при наличии ограниченных ресурсах. Для этого изучение мнения приобретших опыт коллег крайне важно, как и сравнительные обзоры. Ну и свои мозги не помешают. — Oldring   (06.03.2005 17:16, пустое)
  • За двумя зайцами .....(+) — DPAVLOV   (05.03.2005 19:06, 88 байт)
• Насколько я понимаю, если проект связан с FPGA, где базовый элемент это логика, то можно обойтись VHDL и он удобнее, но вот если нужно описать транзисторы , резисторы , индуктивности и т.д. это сможет только Verilog. — vvvvv   (04.03.2005 19:38, пустое)
• Для меня, человека к С привычного, Верилог - почти как родной, а от VHDL-тошнит. — Сидоргек   (04.03.2005 16:42, пустое)
  • ... вот если бы еще вместо begin и end поганых скобочки фигурные, то была бы вовсе лафа. — Сидоргек   (04.03.2005 16:44, пустое)
    • Вот в самую точку попали! ;-) Так эти бегины с эндами анноят! :-( (+) — dxp   (04.03.2005 17:25, 119 байт)
      • Ктож мешает Донам все на C (SystemC, Handel-C) писать? Уж куча синтезаторов есть. — Пятничный хрен   (05.03.2005 13:04, пустое)
        • Handel-C не очень интересует. А вот (+) — dxp   (05.03.2005 14:32, 86 байт)
          • На opencores лежит конвертер SystemC - Verilog. — Пятничный хрен   (05.03.2005 16:24, пустое)
            • Конвертер - это не то. Надо полноценный синтезатор. Навроде (+) — dxp   (05.03.2005 17:24, 141 байт)
            • Я сам не пробовал.... — Пятничный хрен   (05.03.2005 16:25, пустое)
              • Потом менторовский Catapult C. Если Celoxica не нравится. Кстати чем Handel-C так не нравится? Вроде вполне приличный синтез делает! — Пятничный хрен   (05.03.2005 16:36, пустое)
                • Ответ: (+) — dxp   (05.03.2005 17:34, 1058 байт)
                  • Да нет, не совсем так — Oldring   (05.03.2005 20:11, 258 байт)
                    • Оригинально Вы сформулировали :) (+) — dxp   (06.03.2005 14:22, 1323 байт)
                      • Только, уверен, без этой препроцессорной "обертки" ни один синтезатор ничего не синтезирует. — Oldring   (06.03.2005 16:00, 242 байт)
                        • Почему это не синтезирует? (+) — dxp   (06.03.2005 17:46, 2858 байт)
                          • Только не нужно про шаблоны - когда я думаю про них в контексте синтеза железа у меня волосы встают дыбом. — Oldring   (06.03.2005 22:07, 2244 байт)
                            • Ответ в конфе по HDL. (Там вести оную дискуссию, имхо, более уместно и удобно :). — dxp   (07.03.2005 15:49, пустое)
                        • Уважаемый Oldring, хотя бы одну причину я назвать, наверное, смогу ;). — A_S_N   (06.03.2005 17:28, 1719 байт)
                          • Может быть, Вашим программистам стоит изучить VHDL? — Oldring   (06.03.2005 22:07, 3699 байт)
                  • Чего?!!! Бред сивой кобылы! Кто такую туфту вам расписал? — Пятничный хрен   (05.03.2005 19:07, 196 байт)
                    • Эта с позволения сказать "туфта" расписана в документации на SystemC. (+) — dxp   (06.03.2005 14:22, 949 байт)
                    • А можно, пожалуйста, чуть поподробнее, "что до сих пор полностью не поддержан ни одним синтезатором"? — A_S_N   (06.03.2005 09:46, 632 байт)
  • ... вот если бы еще вместо begin и end поганых скобочки фигурные, то была бы вовсе лафа. — Сидоргек   (04.03.2005 16:43, пустое)
• Ответ: — SAZH   (04.03.2005 16:05, 326 байт)
  • Хотелось бы посмотреть как вы будете (+) — DPAVLOV   (04.03.2005 19:26, 351 байт)
    • Ну, кстати говоря, синтез и моделирование жестко не связаны. (+) — dxp   (05.03.2005 07:15, 227 байт)
      • Для моделирования (на пример в МоделСиме) (+) — DPAVLOV   (05.03.2005 11:04, 123 байт)
        • Согласен, (+) — dxp   (05.03.2005 12:02, 475 байт)
          • Лучше переходить пока проекты маленькие. Когда проекты станут большими, будет тяжелее. — DPAVLOV   (05.03.2005 18:52, пустое)
        • Правильный язык. Это так теперь учат в консерваториях? — SAZH   (05.03.2005 11:15, пустое)
      • На счет функционального моделирования(+) — cdg   (05.03.2005 09:12, 279 байт)
        • Не пробовал за ненадобностью. (+) — dxp   (05.03.2005 09:29, 153 байт)
          • У меня с этим проблем не было, сохраняются. — cdg   (05.03.2005 10:23, пустое)
    • Спасибо. — SAZH   (04.03.2005 22:39, пустое)
• Verilog - C, VHDL - Pasccal — cdg   (04.03.2005 15:25, пустое)
  • Скорее VHDL ближе к ADA — LeonY   (04.03.2005 16:31, пустое)
• Лучше тогда вам на AHDL и писать. — ux   (04.03.2005 14:36, пустое)
  • Не согласен. (+) — DPAVLOV   (04.03.2005 15:12, 241 байт)
    • Ответ: Поясните, пожалуйста, что означает" ХардВарность" VHDL-я — MCU_not_тянет   (05.03.2005 14:59, пустое)
      • Сравните описание триггера написанного на верилоге и на вхдл, станет понятно. — DPAVLOV   (05.03.2005 18:56, пустое)
        • Нельзя ли привести примеры для сравнения? — Oldring   (06.03.2005 17:22, пустое)
          • В ЮзерМануалах на синтезаторы, как правило, приводятся такие конструкции(во всяком случае в Менторовских) — DPAVLOV   (06.03.2005 22:48, пустое)
            • Вы уходите от вопроса. Я не буду перекапывать мануалы, которых у меня к тому же нет, чтобы догадаться, что конкретно Вы имеете в виду. — Oldring   (07.03.2005 17:36, пустое)
              • Ответ: — DPAVLOV   (08.03.2005 12:50, 1160 байт)
                • Хорошо. Так а в чем все-таки большая хардварность VHDL? Я в примерах вижу изоморфный код. — Oldring   (08.03.2005 19:29, 473 байт)
                  • На сколько мне известно, верилог тоже сам не вычисляет список чувствительности(+) — DPAVLOV   (08.03.2005 22:16, 994 байт)
                    • Согласен полностью. Только по поводу большей хардварности VHDL мои мозги все равно возражают. Пожалуй, без четкого определения термина "хардварность" тут не обойтись. :) — Oldring   (10.03.2005 12:21, пустое)
                      • Согласен — DPAVLOV   (10.03.2005 18:24, пустое)
    • Синтаксис уж больно уродский у Verilog и VHDL. AHDL человек уже знает и на максе делать собирается. Если пишу одно и то же на AHDL и VHDL, то на AHDL быстрее получается. Ну и кроме того ещё Xport есть. — ux   (04.03.2005 15:33, пустое)
      • Если делать только маленькие проекты (+) — DPAVLOV   (04.03.2005 19:17, 180 байт)
    • Ответ: — SAZH   (04.03.2005 15:26, 78 байт)