|
|
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;
USE ieee.std_logic_arith.all;
ENTITY sum IS
PORT
(
in_sample : IN STD_LOGIC_VECTOR (23 DOWNTO 0);
CLK : IN STD_LOGIC;
end_s : IN STD_LOGIC;
out_code : OUT STD_LOGIC_VECTOR (23 DOWNTO 0));
END sum;
ARCHITECTURE a OF sum IS
SIGNAL sum : STD_LOGIC_VECTOR (23 DOWNTO 0);
BEGIN
PROCESS(CLK)
BEGIN
IF (CLK'event AND CLK = '1') THEN
IF (end_s = '1') THEN
sum <= sum + in_sample;
ELSE
sum <= in_sample;
END IF;
END IF;
END PROCESS;
out_code <= sum;
END a;
Пакет Quartus 4.2 + SP1. Кольцевой сумматор, который суммирует при наличие сигнала end_s и пропускает сигнал на выход в противном случае. Компилятор задумывется, а потом начинает ругаться. Не пойму почему. Вроде все правильно. Не подскажите возможную причину или другое решение.
E-mail: 
info@telesys.ru
