C кодом могу помочь только на VHDL. Verilog мне не понятен. Скажите какой вам счетчик надо. И в программе я что то не понял как завязан out и preCnt («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] C кодом могу помочь только на VHDL. Verilog мне не понятен. Скажите какой вам счетчик надо. И в программе я что то не понял как завязан out и preCnt

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Отправлено Serega Doc 04 апреля 2005 г. 11:12
В ответ на: Пересобрал. Но там не сильно старее был файл. отправлено Artem 04 апреля 2005 г. 10:46

Объясните что надо.

А по поводу пересобрал. Я пока не пересобрал неделю не мог моделировать PLL.

Составить ответ ||| Конференция ||| Архив

Ответы

Я написал простой счетчк. А он по чему-то не работает, но вроде я разобрался. — Artem (04.04.2005 11:38, 352 байт)
- Ну во-первых, test в каком начальном состоянии, во-вторых reset внестите в список чувствительности. — A_S_N (04.04.2005 12:18, пустое)
  - Что такое "список чувствительности". Часто бывает так, что в каком сосянии триггер - абсолютно без разницы. Я зачем тогда к нему подводить ресет? А прога, даже "Warning" не написала. Мне это сильно не нравится. :( — Artem (04.04.2005 12:32, пустое)
    - может Вам в фак глянуть? — Postoroniy_v (04.04.2005 13:41, пустое, ссылка, картинка)
      - Не нашел. Дело в том, что к примеру если счетчик - простой делитель, то в каком он состоянии пофиг. А в Актив ХДЛ, этот счетчик просто не будет работать, до сброса. Может там можно Warning-и включить? — Artem   (04.04.2005 15:22, пустое)
        
        А может просто правильно писать программы? У вас что нет сброса во всей схеме? — Serega Doc   (04.04.2005 16:33, пустое)
        
        Есть, но также и есть куча сигналов, состояние которых в любом случае придет в нормальное очень быстро. — Artem   (05.04.2005 03:47, пустое)
        
        Вы готовили когда нибудь кушать? Можно одно и тоже блюдо приготовить а можно приготовить очень вкусно. Так вот и под FPGA можно просто писать а можно писать правильно. — Serega Doc   (05.04.2005 09:35, 182 байт)
        
        Важна надежность. Но я кушаю очень давно, а за верилог взялся на прошлой неделе. Потому и спрашиваю о необходимости к примеру делителя PLL на 2, если он все равно сбросится через такт. — Artem   (05.04.2005 10:39, пустое)
        
        Ответ: (+) — druzhin   (04.04.2005 15:49, 206 байт)
        
        Второй вариант работает. (Мне это нигде не аукнется?) — Artem   (05.04.2005 03:46, пустое)
        
        Всё нормально. — druzhin   (05.04.2005 10:36, пустое)
        
        А вы правильно напишите и не аукнится! — Serega Doc   (05.04.2005 09:45, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа