Отправлено des00 15 апреля 2005 г. 07:48

мне требуеться использовать двухпортовую память 32*8,
но в Lib Guide указано что доступна только двухпортовка 32*1,
хотя макросы под 16*8, 16*4 есть.
Т.е. получеться что придеться в ручну собирать 32*8 из 8ми 32*1 ??

• Если в схематике, то атрибут $ARRAY=8 — Maverick   (15.04.2005 19:01, пустое)
• Если на языке то можно и без "lib" обойтись. — zlyh   (15.04.2005 09:12, пустое)
  • Да это на верилоге в Альдеке, обойтись то можно, но где гарантия(+) — des00   (15.04.2005 09:27, 128 байт)
    • Как и всегда открываем книжку... (её же писал такой же инженер и ему наверно обидно когда его не читают)... — zlyh   (15.04.2005 10:49, 1423 байт)
      • Не, у них книги пишут не инженеры, а специальные люди --- технические писатели. — andrew_b   (15.04.2005 11:26, пустое)
      • Спасибо. Точно про xst.pdf я и забыл. — des00   (15.04.2005 10:54, пустое)
• Либо вручную, либо Coregen в помощь. — andrew_b   (15.04.2005 08:46, пустое)
  • Понятно :(( . Спасибо. — des00   (15.04.2005 09:27, пустое)
    • А чем вам Coregen не нравится? — andrew_b   (15.04.2005 10:08, пустое)
      • Если честно, то его отсутсвием(+) — des00   (15.04.2005 10:13, 105 байт)
        • А webpack. Тогда понятно. И было бы странно, если бы Aldec не поддерживал genetare в VHDL. — andrew_b   (15.04.2005 10:34, пустое)
          • до вчерашнего дня работал на 6.2, там не было поддержки генерейта :(( — des00   (15.04.2005 10:41, пустое)
            • Фтопку такой симулятор. Generate в VHDL (в отличие от Verilog) был изначально. — andrew_b   (15.04.2005 10:51, пустое)
      • Если честно, то его отсутсвием(+) — des00   (15.04.2005 10:12, 51 байт)