Отправлено SM 27 июня 2006 г. 14:44

Вот нарвался на проблему. Делаю прототип микроконтроллера в альтере. В самом МК, когда он будет в кремнии, большинство периферийных регистров планируется сделать на базе защелок, так как они меньше места занимают, да и жрут меньше. Синтезатор синопсиса хорошо понимает, как эти защелки делаются, и сам им все тайминги "оформляет", вставляя элементы задержки в цепи "clock gating" и данных, чтобы выдерживались не только сетапы, а и холды. Вопрос - можно ли заставить аналогично себя вести квартуса? Для циклона. У меня что-то не получается, вставляю пока LCELL'ы пачками, но это как-то неправильно. Хочется автоматом. Я, конечно, все понимаю, что в FPGA защелки не делаются в нормальных условиях, но вот мне понадобилось.

• Можно гейтить данные, а не клок (+) — Tiro   (29.06.2006 03:06 212.46.203.204, 17878 байт)
  • В принципе можно. Но в моем случае - никак, ибо в конечном продукте гейтиться будет именно клок. — SM   (29.06.2006 15:38 195.225.131.186, пустое)
• По своему опыту у меня сложилось впечатление что Quartus (+) — sas   (28.06.2006 16:56 81.211.124.50, 448 байт)
  • Это справедливо для Q < 6.0 (+) — Harbour   (29.06.2006 10:54 195.138.79.66, 390 байт)
• Можно завести более высокий клок и по нему имитировать задержки на обычных триггерах — Dmv   (28.06.2006 13:51 217.23.71.210, 107 байт)
  • Ответ: (+) — SM   (28.06.2006 14:18 195.225.131.186, 232 байт)
    • Не дошли еще до такой экономии — Dmv   (29.06.2006 14:00 217.23.71.210, пустое)
• У Ксайлинкса есть констрейнты lat_d_q, reg_sr_q (+) — Oldring   (28.06.2006 12:36 85.140.196.234, 301 байт)
• Как я понимаю что делает Хил. — zlyh   (28.06.2006 08:18 194.186.73.110, 791 байт)
  • Это не то (+) — SM   (28.06.2006 10:17 195.225.131.186, 364 байт)
    • Чтобы я был уверен что меня поняли - — zlyh   (28.06.2006 14:28 194.186.73.110, 281 байт)
      • То есть, если я правильно понял, у ксилинкса есть возможность подвинуть клок для каждого отдельно взятого LE (или как они там у вас называются)? — SM   (28.06.2006 14:48 195.225.131.186, пустое)
        • Не, для каждого отдельного нельзя, только всё сразу. Ладно, понял что меня поняли. — zlyh   (28.06.2006 15:55 194.186.73.110, пустое)
        • У альтеры-то тоже можно позадерживать в IO-буфере, но это к теме не относится. — SM   (28.06.2006 14:48 195.225.131.186, пустое)
          • Ну, то есть, поймите меня - мне абсолютно не интересны холды и сетапы сигналов, поступающий снаружи. Меня волнует холд сигнала, сформированного внутренним регистром, и поданного на внутренний же латч. — SM   (28.06.2006 14:51 195.225.131.186, пустое)
• Тогда еще вопрос - а никто не знает, можно ли (+) — SM   (27.06.2006 21:11 195.225.131.186, 148 байт)
  • Ответ: — SAZH   (27.06.2006 23:32 217.15.19.236, 492 байт)
• Ответ: (+) — MobyDick   (27.06.2006 18:38 85.237.54.127, 223 байт)
  • А inverted clock - енто где? — SM   (27.06.2006 18:51 195.225.131.186, пустое)
    • Ответ: (+) — MobyDick   (27.06.2006 19:42 85.237.54.127, 251 байт)
      • Спасибо. Правда я попробовал, ноль эмоций... Все так-же. — SM   (27.06.2006 20:05 195.225.131.186, пустое)
        • Ответ: (+) — MobyDick   (28.06.2006 12:45 85.237.54.127, 293 байт)
• Ответ: — SAZH   (27.06.2006 15:23 212.113.112.201, 231 байт)
  • Ответ: (+) — SM   (27.06.2006 15:38 195.225.131.186, 1338 байт)
    • было такое, разрешилось командой ассигн (т.е. часть сигналов полетела на верх до олвэйз блоков) — Ациль Шифер   (29.06.2006 04:19 62.118.142.202, пустое)
    • если я от жары совсем отупел - прямо и скажите, но есть вопрос — yes   (27.06.2006 20:19 87.236.81.130, 406 байт)
      • Ответ: (+) — SM   (27.06.2006 20:34 195.225.131.186, 1067 байт)
        • Мда... Нашел такой констрейн - Logic Cell Insertion - фиттер может их по команде напихать :) Хоть и не автомат, но полуавтомат :) — SM   (27.06.2006 20:49 195.225.131.186, пустое)
    • Ответ: — SAZH   (27.06.2006 16:36 212.113.112.201, 354 байт)
      • Ответ: (+) — SM   (27.06.2006 16:49 195.225.131.186, 1295 байт)
        • Ответ: — SAZH   (27.06.2006 17:07 212.113.112.201, 1044 байт)
          • Ответ: (+) — SM   (27.06.2006 17:14 195.225.131.186, 392 байт)
            • Ответ: — SAZH   (27.06.2006 17:19 212.113.112.201, 120 байт)
              • Да нихрена тут ничего не гарантировано (+) — SM   (27.06.2006 17:49 195.225.131.186, 623 байт)
                • Даже завидно стало. А этот Синопсис может прикручиватся к фпга-синтезу??? — druzhin   (27.06.2006 20:18 80.92.102.210, пустое)
                  • Вот, кстати, Вам, хилым :) => — SM   (27.06.2006 20:53 195.225.131.186, пустое, ссылка)
                    • Спасибо. — druzhin   (28.06.2006 10:51 80.92.102.210, пустое)
                      • Это не мне :) Это гугль рулит :) — SM   (28.06.2006 10:52 195.225.131.186, пустое)
                  • Можно, и в квартусе есть все необходимое с инструкциями. Только вот боюсь квартус за ним все нафиг переоптимизирует по-своему. — SM   (27.06.2006 20:24 195.225.131.186, пустое)
                  • можно, тока работать будет плохо :) — yes   (27.06.2006 20:22 87.236.81.130, пустое)
                • Спасибо. — SAZH   (27.06.2006 17:55 212.113.112.201, пустое)
• Более того, разрешение "Analyze latches as synchronous elements" не показывает проблемы с холдами... Которые точно там есть :) — SM   (27.06.2006 15:19 195.225.131.186, пустое)
• Ответ: Что за защелки? Д-тригеры? — Artem-1.6E-19   (27.06.2006 15:02 85.90.202.80, пустое)
  • По моему я вопрос вполне внятно задал - про тайминги. Для непонятливых - защелки это асинхронные D-триггеры. — SM   (27.06.2006 15:08 195.225.131.186, пустое)
  • Ответ: Или RS тригеры? И то и другое синтезируется нормально, только квартус будет ругаться если его не по клоку а по сигналу от данных упарвлять. — Artem-1.6E-19   (27.06.2006 15:04 85.90.202.80, пустое)

E-mail: info@telesys.ru