Отправлено Dr_Alex 10 ноября 2006 г. 14:31 В ответ на: Дык, этта...а как-же из модуля верхнего уровня работать с модулями нижнего? отправлено -mse- 10 ноября 2006 г. 14:20

Я имел в виду что строчка _module_ M1(сlk,index,vector); не должна быть внутри олвэйз - мне показалось что вы ТАК хотелли сделать.
А тут написано правильно всё.
Таким образом, всё зависит от того, что такое а что тут, не знаю.

Что касается того REG, то в этом одно из неудобств верилога - его надо тыкать носом как маленького, где reg а где wire.

• Да уже помаленьку дошло... — -mse-   (10.11.2006 14:48 62.183.50.164, 433 байт)
  • Ну можно и так, только надо немного модифицировать.. (+) — Dr_Alex   (10.11.2006 14:56 213.33.211.66, 330 байт)
    • Не, имелось ввиду, что пользоваться М1 как некоей процедурой. Исполнилось условие, мы М1 хрясь, и таво...;О) Питание подали. ;О) Во как! — -mse-   (10.11.2006 15:01 62.183.50.164, пустое)
      • Не, с модулЯми так нельзя.. Но процедуры и нужны бывают крайне редко.. — Dr_Alex   (10.11.2006 15:04 213.33.211.66, пустое)
        • Дык...осознал...;О) — -mse-   (10.11.2006 15:04 62.183.50.164, пустое)
• Ответ: — SAZH   (10.11.2006 14:37 212.113.112.201, 143 байт)
  • Кое-что есть, но.. э.. зато ещё на этапе синтеза я отлавливаю кучу глюков-описок, которые в случае верилога отловились бы только при симуляции, если не в готовом устройстве.. — Dr_Alex   (10.11.2006 14:43 213.33.211.66, пустое)
    • Согласен, по этой причине перешел на VHDL. Да и все как-то нагляднее и строже. — dmv   (10.11.2006 17:55 217.23.67.58, пустое)
    • Ответ: — SAZH   (10.11.2006 14:56 212.113.112.201, 445 байт)
      • :)))) VHDL тут не при чём, все вопросы к своему синтезатору. — Dr_Alex   (10.11.2006 14:58 213.33.211.66, пустое)
        • Ответ: — SAZH   (10.11.2006 15:05 212.113.112.201, 199 байт)
        • Ответ: — SAZH   (10.11.2006 15:02 212.113.112.201, 98 байт)
          • Тогда я вообще не понимаю о чём речь. Он может считать хоть в коде грея или как угодно, главное чтоб результат арифметическиих операций был правильный. И явное преобразование в битовый вид обязательно даст ожидаемый вами результат. — Dr_Alex   (10.11.2006 15:07 213.33.211.66, пустое)
            • Ответ: — SAZH   (10.11.2006 15:20 212.113.112.201, 210 байт)
              • Нагреться нельзя, надо понимать что тип integer это тип integer, и его представление скрыто от вас. — Dr_Alex   (10.11.2006 15:25 213.33.211.66, пустое)
                • Ответ: — SAZH   (10.11.2006 15:30 212.113.112.201, 89 байт)
                  • Ответ: Verilog forever!!! :) — axalay   (10.11.2006 16:13 212.5.127.53, пустое)