|
при отладке моделей на Verilog-e я привык пользоваться следующими механизмами:
1) Value Change Dump (vcd) файлы - в которые сливается внутренность модуля или отдельные сигналы, потом все это изучается с помощью view-вера (я пользую Undertow)
2) интересующие сигналы записываются в лог-файл ($monitor $write) и этот файл потом анализируется (с помощью языков обработки текста - весьма сильное средство)
есть еще вариант с пошаговым отладчиком (у меня Simvision) - но на большом проекте содержащим много синтезируемых элементов в виде параллельных блоков такой способ у меня получается не очень хорошо
--------------
по поводу VHDL - мы с ним не работаем, но большинство моделей каких-либо узлов свободно распространяется на VHDL (может следствие того, что в Европе он популярнее), поэтому в той или иной мере я язык знаю
сообщение Stewart Little о задержках вызвало у меня интерес прогнать несколько моделей на VHDL
у нас есть LeapfrogVHDL (Cadence) без какой-либо графической морды
-------------------
после этого вступления вопрос - какие стандартные механизмы в VHDL используются для просмотра результатов моделирования?
--------
я нашел только такой способ :
process (signal_to_view)
...
assert .... severity note;
...
??? а какие бывают уровни severity еще ???
или
...
write(msg,now);write(msg,...);
writeline(output,msg);
...
========
А какие еще есть способы????
Есть ли аналог vcd файлов?
E-mail: 
info@telesys.ru
