|
это типа мультиплексор
process (rd, adr)
begin
if rd = '1' then
case adr is
when "00" => data <= data00;
....
when "11" => data <= data11;
when others => nill;
end case;
end if;
end process;
а для каждого регистра вход можно описать так
process (wr, adr, data)
begin
if wr = '1' and adr="00" then data00 <=data; end if;
end process;
не люблю VHDL - очень много букв нужно писать :o)
E-mail: 
info@telesys.ru
