Отправлено algent 12 августа 2003 г. 20:35

Когда на Clk входе D-триггера `1`, он является обыкновенной комбинационной схемой, и если соединить его инверсный выход #Q и вход D, то при `1` на входе Clk, на выходе будет генерироваться меандр. Для этого нужна MS структура, а это уже 2 D-триггера. Или же, чтобы работало правильно, нужно формировать очень короткий импульс Clk, либо на исключающем ИЛИ - это дорого - минимум с десяток p-n переходов, либо дифференцирующая цепочка - как-то скользко. Непонятки...

• Не могу, понят, что вы спрашиваете. Там стоит D триггер. Оно потому и называется МакроКел, а не триггер как в FPGA. Посмотрите описание библиотек там наглядно приведено как получить из D Latch. И нет там резисторов и конденсаторов для укорачивания CLK. Для использования TM2 вам не надо ещё одна TM2. Так как одной хватает. И все знают, что там MS. — KA   (13.08.2003 19:48, 131 байт)
  • Пожалуй есть только одно объяснение, это разница в терминологии: у буржуев D-триггер, это наверное структура Masfer-Slave. А я ещё очень хорошо помню институт, книгу Шило и т.д. , там D-триггер это просто логич. умножение D и #D сигналов на сигнал CLK и это подаётся на RS-триггер. А это далеко не MS структура. Хотя даже она может использоваться как MS-триггер, если импульс CLK будет меньше чем Т задержки распространения от D к выходам Q и #Q. В этом то и непонятки, что там на самом деле ? — algent   (14.08.2003 18:20, пустое)
• По сути проблема в том, чтобы понять, если CPLD 20 вентилей на ЛЭ, FPGA 12 вентилей на ЛЭ, то как это может быть, если только лишь регистр, едва ли может быть D-Latch - на нём нельзя сделать clk'event. Там или Master-Slave или они укорачивают Clk, дифференцирующей цепочкой. Вспомните структуру D-триггера, неужели никому не интересно покопаться в структурах ПЛИС поглубже, чем пишут в доках ? — algent   (13.08.2003 19:06, пустое)
• все будет верно, если слово "триггер" заменить на "защелка(LATCH)" — yes   (13.08.2003 08:48, 213 байт)
  • Ответ: — algent   (13.08.2003 18:52, 446 байт)
    • против lingvo непоспоришь - интересно как он flip-flop переведет — yes   (14.08.2003 10:39, 229 байт)
• Ты забыл о CLK'Event, который указывает на событие(перепад) CLK. — Slavko   (12.08.2003 20:42, 140 байт)
  • С тем как записать на VHDL, вопросов нет, и я не сомневаюсь, что в реале на кристалле всё будет работать. Вопрос в том, что в доке на CPLD пишут о D-триггере, а выделение clk'event можно сделать только на Master-Slave структуре, а это требует 2 D-триггера синхронизируемых взаимно-инверсно. Посмотрите эту мысль внутри моего 1 поста.... — algent   (13.08.2003 18:42, пустое)