Период это хорошо. Но реально с учетом требований реакции за 1x такт и Tsu=7ns приходится для выходов довольствоваться максимум 2xLUT path length или cascade - к сожалению практика показала, что функции FSM на Cascade почти никогда не раскладываются. А вообще с учетом вышесказанного выходит, что ACEX/APEX вообще для PCI66 не приспособлены! («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] Период это хорошо. Но реально с учетом требований реакции за 1x такт и Tsu=7ns приходится для выходов довольствоваться максимум 2xLUT path length или cascade - к сожалению практика показала, что функции FSM на Cascade почти никогда не раскладываются. А вообще с учетом вышесказанного выходит, что ACEX/APEX вообще для PCI66 не приспособлены!

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Отправлено _aquarius_ 18 сентября 2003 г. 13:43
В ответ на: Хм. Но период тактовой-то 30 нан .... отправлено SМ 18 сентября 2003 г. 13:29

Составить ответ ||| Конференция ||| Архив

Ответы

Что-то я не понял. Выход триггера через LUTы вообще не проходит ведь. А по входу Tsu у него свой, спецификаций не касающийся. — SМ (18.09.2003 14:00, пустое)
- Я имею в иду следующее (+) — _aquarius_ (18.09.2003 14:10, 430 байт)
  - Я все понимаю. Но trdy у таргета сигнал вроде как выходной.... — SМ (18.09.2003 15:37, пустое)
    - #Trdy_pci -только пример. Вышесказанное относится к PCI-таймингу вообще. Такое встретилось в моем Target почти для всех сигналов управления, par_pci, и т.д. — _aquarius_ (18.09.2003 15:59, пустое)
    - Правильно ... а ЛОГИКА этого выходного сигнала (тригера) управляется входным сигналом, для которого нормировано Tsu — Gunner (18.09.2003 15:47, 214 байт)
      - Именно это я и имел в виду. Проблема между прочим серьезная. ( В PCI-X ее решили изменением протокола обмена таким образом, что устройство всегда отвечает за 2x такта (о чем буржуи гордо пишут в спецификации) - щелкаем входные сигналы, вычисляем что-то, щелкаем выходы и все OK, хотя протокол у них посложнее.) — _aquarius_ (18.09.2003 16:04, пустое)
      - Теперь дошло. И никак не выходит сделать такой синтез (ручками, LCELL'ами и прочим), что-бы от внешнего сигнала до входа триггера trdy было не больше 1-2 LUT? — SМ   (18.09.2003 16:01, пустое)
        
        Потратил очень много времени проводя рефакторизацию вручную, расставляя lcell и cascade - времянка улучшается, но совсем не всегда удается добиться нужного результата(в этом смысле CLB Xilinx гораздо мощнее LUT Altera). — _aquarius_   (18.09.2003 16:14, пустое)
        
        По крайней мере для par я точно помню - сам эту XOR'илку разбивал на запчасти. — SМ   (18.09.2003 16:10, пустое)
        
        И вообще -3 это впритык. — SМ   (18.09.2003 16:20, пустое)
        
        Конечно. Но для PCI 66 тогда что не в притык? — _aquarius_   (18.09.2003 16:37, пустое)
        
        апексы наверное всякие там медные.... — SМ   (18.09.2003 17:13, пустое)
        
        Мож циклоны - про них не в курсе пока, не имел. И хилинксы. — SМ   (18.09.2003 17:13, пустое)
        
        Тем не менее начиная с FLEX10K в доке гордо реет надпись: PCI 66 compliant. — _aquarius_   (18.09.2003 17:17, пустое)
        
        Хрен его знает - может -1 и совместимы.... Просто мне это не было нужно. — SМ   (18.09.2003 18:14, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа