[an error occurred while processing this directive]
А вот и подтверждение из симулятора макс-плюса. (+)
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

миниатюрный аудио-видеорекордер mAVR

Отправлено 08 декабря 2003 г. 22:36
В ответ на: Ответ (+) отправлено SМ 08 декабря 2003 г. 21:43

вот маленький тест-проектик.


----- TSTS.TDF -------
SUBDESIGN TSTS
(
A,B, CLK:INPUT;
C: OUTPUT;
)
VARIABLE
FF:DFF;
CELL1, CELL2:LCELL;
BEGIN
-- PATH FOR CLOCK: IOC->LCELL->GLOBAL CLOCK CIRCUITRY->REGISTER
-- PATH FOR DATA : IOC->LCELL->FASTRACK->OTHER LCELL->REGISTER
FF.CLK = GLOBAL(LCELL(CLK));
CELL1 = A OR B;
CELL2 = CELL1;
FF = CELL2;
C = FF;
END;

вот заданное наглым образом мной положение двух сигнальных LCELL'ов. По разным дальним углам чипа. Клоковый LCELL пусть втыкает куда ей нравится из соображения скорости, оптимизации в общем сама пусть думает. Так как цель эксперимента - сравнение скорости распространения по global clock и FastTrack Interconnecct - то всем пинам назначаю абсолютно идентичные входные ячейки. (не dedicated input, а просто одинаковые IOC, дабы задержки в пинах и от пинов до соединенных с ними LUT'ов были по максимуму идентичны, и отличие состояло только в методе доставки сигналов до регистров).


----- TSTS.ACF -------
CHIP tsts
BEGIN
|CLK : INPUT_PIN = 102;
|B : INPUT_PIN = 101;
|A : INPUT_PIN = 100;
|CELL2 : LOCATION = LAB_J36;
|CELL1 : LOCATION = LAB_A1;
DEVICE = EP1K50TC144-1;
END;

смотрим в .RPT файл, для того, чтобы убедиться, что все сигналы идут как оно и планировалось. Действительно, клок вошел в регистр по пути IOC->LCELL->Global->Register. А входы A и B отправились туда-же по пути IOC->LCELL->FastTrack->LCELL->Register.

Запускаю тайминг аналайзер. И что вижу - setup/hold для например А равен 0.5/0.5 ns. Теперь открываем даташит по ACEX. Раздел тайминг. Интересует сетап и холд тайм (tSU, tH) регистра и время прохождения через LUT (tLUT). Они для выбранного чипа равны соответственно 0.5 ns , 0.5 ns и 0.6 ns. Это что же получается! несмотря на то, что в пути данных по сравнению с путем клока есть ЛИШНИЙ LCELL, клок с данными был доставлен до регистра одновременно! Отсюда простой вывод. Данные до входа второго LCELL'а долетели (по FastTrack'у) быстрее клока (по глобальной линии) на время задержки LUT'а - на 0.6 ns! И это при расположении ячеек в разных углах кристалла!

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru