Так вот - гораздо быстрее разберетесь с верилогом, чем будете трахаться со схематикой, соединяя проводочками рожденных к.... («Телесистемы»: Конференция «Микроконтроллеры и их применение»)

Разработка, производство и продажа радиоэлектронной аппаратуры

| Карта сайта | Пишите нам | В избранное

Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Микроконтроллеры и их применение»

Так вот - гораздо быстрее разберетесь с верилогом, чем будете трахаться со схематикой, соединяя проводочками рожденных квартусом монстров, Да, в верилоге нет стандартных ф-ций и прототипов вообще. Просто нужен счетчик - описываете счетчик (как я пример привел). Нужен умножитель - пишете a<=b*c; и т.п.

Отправлено SM 18 января 2008 г. 15:43
В ответ на: Умею на С. Что-то похожее есть - какбы прототипы, функции... Но для изучени...{+}(+) отправлено <font color=gray>ПЛИС</font> 18 января 2008 г. 15:38

Составить ответ | Вернуться на конференцию

Ответы

Не бейте ногами, пожалуйста, но как соединить две половинки шины в одну? — ПЛИС (18.01.2008 15:51:30 87.228.66.25, 309 байт)
- Или фторой вариант (+) — SM (18.01.2008 16:03:44 80.92.255.53, 470 байт)
  - Не понимаю, что это означает. Но кажется тут описан один мультиплексор 4-&g...{+}(+) — ПЛИС (18.01.2008 16:29:51 87.228.66.25, 228 байт)
    - То, что просили Вы, и есть мультиплексор 4:1. Т.е. сначала 2x18(36)=>18, потом 2=>9(18)=>9. Или по-русски сформулируйте еще раз :) — SM (18.01.2008 17:06:56 80.92.255.53, пустое)
      - Что-то добавление в проект Верилог-модуля не изменяет потребности в ресурса...{+}(+) — ПЛИС   (18.01.2008 18:13:12 87.228.66.25, 476 байт)
        
        Значит от его выходных сигналов ничего на ногах ПЛИС не зависит, и его синтезатор выкинул. — SM   (18.01.2008 18:17:28 80.92.255.53, пустое)
        
        Как в Верилоге сделать аналог "Generate Pins for Symbol ports" (к...{+}(+) — ПЛИС   (18.01.2008 18:31:16 87.228.66.25, 345 байт)
        
        В верилоге все порты модуля верхнего уровня (того, что имеет название, равное названию проекта) являются пинами ПЛИС. Ничего не надо генерировать. — SM   (18.01.2008 18:35:40 80.92.255.53, пустое)
        
        Пасиба, работает! — ПЛИС   (18.01.2008 18:42:43 87.228.66.25, пустое)
      - Пасиба, фсе правильно. Логически эквивалентно. Просто, как я понял, в одном...{+} — ПЛИС (18.01.2008 18:05:32 87.228.66.25, 222 байт)
    - Откройте Гугл и порулите там словами Verilog и по примерам разберетесь за то потом действительно проще будет как горится вери перфомансе энд фликсебел. — PeterD (18.01.2008 16:45:8 83.69.107.179, пустое)
- Ответ: (+) — SM (18.01.2008 15:55:0 80.92.255.53, 274 байт)