[an error occurred while processing this directive]
|
В VHDL можно указать:
signal COUNT_U : unsigned(3 downto 0);
signal COUNT_S : signed(3 downto 0);
Первый счетчик может принимать значения от 0 до 15, второй от -8 до 7.
А как интерпретируется в Veriloge
reg [3:0] count;
Какие значения может принимать count?
E-mail: info@telesys.ru