[an error occurred while processing this directive]
А есть ли в Verilog конструкция типа "for ... generate ..."?
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
|
Отправлено
Gunner 26 мая 2004 г. 11:47
|
|
|
|
Например как в AHDL:
FOR I IN 0 TO 7 GENERATE
a[I] = DFF(b[I], clk, VCC, VCC);
END GENERATE;
Как записать подобное на Verilog?
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru