Отправлено Dr.Alex 16 сентября 2004 г. 10:38 В ответ на: А что, внутреняя схематика одинаковая для FPGA и для конечной микрухи? отправлено imsushka 16 сентября 2004 г. 10:19

• Ну-ну (+) — SM   (16.09.2004 10:44, 97 байт)
  • Заметьте, я сказал 1w. Разница принципиальная. С много w не пробовал. — Dr.Alex   (16.09.2004 10:45, пустое)
    • Ага, у меня тоже 1w 2r, но и вкрынку нелезет :) — imsushka   (16.09.2004 10:53, 96 байт)
      • А-а, понял. То что вы делаете --- делать НЕ НАДО. Этого ни в каких шинах/процах нет (писать/читать неровные адреса). Это делается просто за 2 обращения. — Dr.Alex   (16.09.2004 10:56, пустое)
        • Не - это есть очень во многих процах (+) — SM   (16.09.2004 11:03, 59 байт)
          • Гы :) не то (+) — Dr.Alex   (16.09.2004 11:09, 232 байт)
            • Нет, такого нет. Это не память. Обращения только по кратным адресам — imsushka   (16.09.2004 11:14, 86 байт)
              • Кстати, а вот при моделировании кеша данных вааще жуть получается — imsushka   (16.09.2004 23:42, пустое)
              • А какие тогда проблемы?? Просто где-то будет куча мультиплексоров.. — Dr.Alex   (16.09.2004 11:18, пустое)
                • Просто комрилится долго, а схему я вааще посмотреть не могу — imsushka   (16.09.2004 11:21, пустое)
                  • Странно (+) — Dr.Alex   (16.09.2004 11:27, 588 байт)
                    • в ветке VHDL я кидал исходник, попробуйте, а потом сообщите :) — imsushka   (16.09.2004 12:05, пустое)
      • Так сделаейте на двух (+) — SM   (16.09.2004 10:56, 154 байт)
        • Все равно получается слишком много мультиплексоров — imsushka   (16.09.2004 11:09, пустое)
      • Альтера? — Dr.Alex   (16.09.2004 10:53, пустое)
    • Заметил. Естественно (+) — SM   (16.09.2004 10:51, 89 байт)
      • Я решил это дело двумя способами и даже все залезло в S3-400 — imsushka   (16.09.2004 10:59, пустое)
        • У меня Stratix II, и тоже все лезет :) — SM   (16.09.2004 11:04, пустое)