|
|
Проблемма еще такая. К примеру:
module tfcClkCnt(in,out);
input in;
wire in;
output out;
reg out;
reg [5:0] preCnt;
always @(posedge in)
begin
preCnt <= preCnt+6'b01;
if(preCnt == 3)
begin
preCnt=0;
out <= !out;
end
end
endmodule
Тоесть сначала что-то вроде К155ИЕ5 с компоратором, потом ТМ2 чтобы сделать меандр.
Такое прекрасно работает в кваркусе, но категорически отказывается в АкивЖДЛ. Кажется я что-то делаю принципиально не так. Но в общем:
Сделал с помощью его родного "Generate TestBench" этот самый тестбенч, прописал ему дополнительно что
always begin
#16.66666666666 Clk = ~Clk;
end
Еще прописал всякие там ресеты итд. Назвал его top module. Прокомпилировал, средствами Актив-джл просимулировал (а средстваим кваркуса можно, чтобы он считал задержки, которые "в железе" будут?). Но в общем не работает такой счетчик, хотя в кваркусе работает замечательно.
Что-то я делаю не так. Сегодня прогнал уже тест SDRAM+контроллера, но вот что-то с тем что я написал.
E-mail: 
info@telesys.ru
