Отправлено yes 13 мая 2002 г. 13:19

module my_module( i, o );
  input i;
  output o;
  assign o = ~i;  // inverter! 
endmodule

module big_module( abus, bbus);
input [ 15:0 ] abus;
output [ 15:0 ] bbus;

  my_module bus_inverters[15:0] (
    .i( abus[15:0] ), .o( bbus[15:0] ) );
endmodule

вопрос в "векторном" подключении модулей
а то 5-й Ambit (которого у меня нету, вроде берет), а 4-й не берет

VerilogXL - OK

• В Synplify ... — SNN   (13.05.2002 18:21, 367 байт)
  • eto drugaya zadacha: "array instantiation" — yes   (13.05.2002 18:49, 208 байт)
    • v comp.cadence.cad govoryat chto posle syntheza poluchili — yes   (13.05.2002 18:53, 1148 байт)
      • Так это хорошо или плохо? — SNN   (13.05.2002 20:22, 316 байт)
        • proshu prosheniya za latinskie bukvy — yes   (14.05.2002 12:03, 2055 байт)
          • Ответ: — SNN   (14.05.2002 14:24, 2589 байт)
• Ответ: Не берет (+) — Nicky   (13.05.2002 17:33, 126 байт)
  • a simulator? (v Verilog-e vrode dopustimy 'array instantiation') — yes   (13.05.2002 18:08, пустое)
    • Ответ: Моделировать не на чем. — Nicky   (14.05.2002 08:39, пустое)