[an error occurred while processing this directive]
Мужуки, подсобите по Верилогу...
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
|
Отправлено
-mse- 10 ноября 2006 г. 13:31
|
|
|
|
Типа рыбы, как полностью инициализировать подключаемый модуль?
Т.е. как собственно подключить, вроде, понятно, а как впердолить его в исполняемую секцыю?
типа:
always @(posedge start)
begin ...от сюда...
end
В букварях чего-то не нашёл. Млять, в схематике наструячил бы на двух триггерках за пару минут, а тут траху да тибидоху. ;О) Зато вот как выучу, как выскочу. Как полетят триггерки по закоулочкам!И ещё...насчёт циклов. IF-ELSE... оно понятно. А вот с FOR и WHILE какая-то мутота. Похоже, где-то какую-то запятую не там ставлю.
...
integer [7:0] cntr; //он что, просто reg быть не может?
...
always @(posedge clock)
begin
cntr=0;
while (cntr begin
ну, например, out_port=cntr+чего-то
...
end
В результате выполняется не по каждому clock, а скопом. Типа синтезёр/симулёр выдаёт по фронту сразу конечное состояние cntr(N-1)+что-то. Хотя, хотелось бы поиметь и промежуточные. Как получается в варианте с IF-ELSE. Понятное дело, что лыжа не туда едет. А куда? Пните по курсу.
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание