Отправлено дядя Федя aka yes 11 января 2001 г. 14:03 В ответ на: Verilog vs. VHDL ?? отправлено Диман 11 января 2001 г. 12:35

статью начал писАть для КиТ - по верилогу - может опубликуют

суть в чем - Верилог гораздо проще VHDL - следствие - более простые правила описания синтезируемых конструкций, меньше букв для описания одного и того-же

то есть из процедурных языков Verilog <=> C
а VHDL это даже не Паскаль, просто Ада какая-то :-)

минус - мало доки - каденц на свои мануалы распостраняет агримент, где взять правильное описание неизвестно (все, что мне попадалось в сети - убожество)

• Ответ: В Штатах более популярен Verilog, а в Европе - VHDL (+) — Stewart Little   (11.01.2001 16:57, 1224 байт)
  • Ответ: — Антон Слепов   (19.11.2001 16:32, 482 байт)
  • Ответ: — Навзничь   (14.01.2001 00:27, 196 байт)
    • ну вы, блин, даете... (цитата) — дядя Федя aka yes   (15.01.2001 11:16, пустое)
  • если сохранился код - покажите описание буфера и подаваемых воздействий — дядя Федя aka yes   (11.01.2001 18:11, 352 байт)
    • Ответ: дело было очень давно, но попробую восстановить. А моделировалось ModelSim'ом. — Stewart Little   (12.01.2001 11:57, пустое)
• Дядя Федя прав, но...(+) — Владимир Стешенко   (11.01.2001 15:04, 588 байт)
  • наверно зависит от задачи — дядя Федя aka yes   (11.01.2001 16:41, 913 байт)
  • Ответ: — Stewart Little   (11.01.2001 16:21, 830 байт)
    • Re: — Levitra   (16.10.2004 10:46, 115 байт)
    • Ответ: MAXPLUS and HDL — Alex   (12.01.2001 18:45, 470 байт)
      • Verilog у Alter-ы кривой (по крайней мере был) — дядя Федя aka yes   (12.01.2001 19:18, 38 байт)
    • Ответ: — Владимир Стешенко   (11.01.2001 18:55, 892 байт)
      • у них кадров тоже мало — дядя Федя aka yes   (11.01.2001 19:30, пустое)
      • Ответ: — Владимир Стешенко   (11.01.2001 19:00, пустое)