Я так и предполагал делать, но боюсь нарваться на кучу подводных камней при прямой конвертации целого проекта на AHDL в VHDL на другой платформе. А мнения по этому поводу, похоже, разошлись координально :(( («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] Я так и предполагал делать, но боюсь нарваться на кучу подводных камней при прямой конвертации целого проекта на AHDL в VHDL на другой платформе. А мнения по этому поводу, похоже, разошлись координально :((

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Отправлено Olxx 07 января 2003 г. 20:10
В ответ на: Если проект на AHDL - то элементарно. Про другие не знаю. (+) отправлено SM 07 января 2003 г. 13:49

Составить ответ ||| Конференция ||| Архив

Ответы

Да, есть один камешек... Все EXP, SOFT, LCELL, CARRY и CASCADE съедаются безбожно. Их лучше перед конвертацией заменить на вызов своего модуля, в котором потом описать элемент задержки. — SM (07.01.2003 22:24, пустое)
Я сконвертил AHDL проект в верилог, симуляция в модельсиме (и pre-synthesis, и post-synthesis) показала что все отлично. На будущей платформе еще не проверял. Скоро отошлю кристаллоиспекателям, посмотрю post-route симуляцию.... Но с виду пока подводных камней не замечалось. Из мегафункций юзал только LPM_ADD_SUB. — SM (07.01.2003 21:28, пустое)
- А можно посмотреть на видоизмененную LPM_ADD_SUB? Если это не коммерческая тайна конечно. — Olxx (09.01.2003 21:00, пустое)
  - А вот и оно (+) — SM (10.01.2003 14:01, 12552 байт)
  - Ответ: (+) — SM (09.01.2003 21:59, 419 байт)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа