[an error occurred while processing this directive]
|
устройство (*) содержит ИКМ-порт с приемопередатчиком (на dpll c variableresetrandomwalkfilter) и фреймерами на fpga.
проблема:
сигнал от независимого источника(**) ИКМ-потока принимается (без вопросов) только в режиме slave. при переводе (*) в режим master, и, соотв. (**) в режим синхронизации от входного сигнала - на приеме (*)
теряется цикловая синхронизация. В обоих случаях (**) принимает поток от (*) без индикации аварии синхронизации.
проблемы не наблюдается при использовании интегральных приемопередатчиков.
недостатки dpll?
аварийное совпадение перепадов входного сигнала и сигнала высокой стробирующей частоты (mainclock) - пробовал переносить вх. сигнал на
любые перепады mainclock c тем-же результатом.
или?
заранее благодарен
E-mail: info@telesys.ru