Отправлено SМ 14 октября 2003 г. 21:37 В ответ на: Ответ: Опасно это без симметризации (выравнивании) выходов! отправлено Vjacheslav 14 октября 2003 г. 19:29

• Ответ: КМОП здесь ни при чем — Vjacheslav   (14.10.2003 22:31, 942 байт)
  • Только не надо пожалуйста путать около-линейный резистивный характер открытого МОП-ключа с сильно нелинейным насыщенным биполярным. Не нужны выравнивающие схемы для МОП (именно в данном случае - параллельных выходах) — SМ   (14.10.2003 23:10, пустое)
    • Ответ: — Vjacheslav   (14.10.2003 23:50, 791 байт)
    • Ответ: Вы где-то видели кривульки разброса величины этих выходных квазирезисторов для Altera? — Vjacheslav   (14.10.2003 23:31, 760 байт)
      • У меня есть такая информация на транзисторы-гейты некоторых семейств матриц TSMC. И схемотехника их использования. Там именно по такому принципу строятся элементы с разным коэффициентом разветвления (max_fanout). Зная, что xilinx делает на TSMC, можно думаю распространить это и на них. Да и альтера вряд-ли исключение. — SМ   (14.10.2003 23:41, пустое)
        • ну и вообще, если разводят новые макроячейки с большим фанфутом - просто увеличивают площадь выходных транзисторов. хотелось бы понять в чем может быть проблема если эта площадь состоит из нескольких областей? — yes   (15.10.2003 09:21, 474 байт)
          • А вот тот самый Skew сигналов - это как раз и проблема, и сквозной ток выходов может подгадить разработке (надежность упадет, в космос такое не отправишь :) ). — _aquarius_   (15.10.2003 11:03, пустое)
          • Так и я про это-же! Что нет проблем!! — SМ   (15.10.2003 10:53, пустое)
        • Ответ: Вы опять говорите о внутренних элементах, нагруженных на КМОП. — Vjacheslav   (14.10.2003 23:53, пустое)
          • Я говорю не только о внутренних элементах, а и о выходных ячейках. В которых точно также параллелятся транзисторы в слое металлизации для достижения рабочих выходных токов от 4 до 24 ма (в том кристалле, что делал я). Докучи в БМК для коррекции допустимы только слои металлизации, и речи о добавлении резисторов в схему быть не может, так как любой резистор там - в реальности есть канал полевого транзистора. Причем, более того, совершенно официально можно запареллелить несколько выходных ячеек уже при разварке кристалла - "double bonding" называется. И не халтура это вовсе - кому надо, тот эти параметры у производителя узнает. — SМ   (15.10.2003 00:07, пустое)
            • Ответ: Вот и спросите Altera o запараллеливании выходов. — Vjacheslav   (15.10.2003 00:27, 81 байт)
              • Почти уверен, что (+) — SМ   (15.10.2003 00:35, 644 байт)
                • Да, а так как мне этот вопрос не интересен (я знаю на него ответ с очень большой вероятностью) - то пусть задают вопросы альтерам те, кому это надо. — SМ   (15.10.2003 00:38, пустое)
                  • Ответ: Сами делали такое хоть раз на FPGA? — SAZH   (15.10.2003 10:36, 300 байт)
                    • tam zhe ne BIPOLjar stoit. Mozhno delajt' — KA   (15.10.2003 11:57, пустое)
                    • Так я и говорю (+) — SМ   (15.10.2003 10:51, 378 байт)
                      • Ответ: — SAZH   (15.10.2003 11:33, 335 байт)
                        • Еще - в догонку - для всех в том числе (+) — SМ   (15.10.2003 12:10, 2287 байт, картинка)
                          • Ответ: Спасибо! — SAZH   (15.10.2003 12:34, 154 байт)
                          • :) не совсем корректный пример - изначально речь шла о плис, а (+) — Димыч   (15.10.2003 12:33, 309 байт)
                            • Согласен на 100% с вами. А вот Skew сигналов при разводке - это как раз главная проблема, и сквозной ток выходов может все подпортить (надежность упадет, в космос такое не отправишь :), хотя работать может даже долго . Зачем городить такое, иметь геморрой при каждой компиляции выравнивать вручную время распространения (что кстати не всегда возможно). — _aquarius_   (15.10.2003 12:41, пустое)
                              • тут не согласен. Во всех ПЛИС есть возможность выходной триггер расположить в I/O ячейке - это гарантия невылезания того самого skew за пределы допустимого. Если триггер в IO - то параллелить можно сразу. — SМ   (15.10.2003 12:45, пустое)
                                • Тогда возникает такой гембель: а сможет ли fitter развести сиглнал в эти I/O cell одновременно (1. а если ему придется добавить lcell при разводке. 2. А если эти I/O cell расположены в разных строках/столбцах ПЛИС) - в общем, на мой взгляд решение такое не очень элегантное. — _aquarius_   (15.10.2003 13:15, пустое)
                                  • Дело в том, что (+) — SМ   (15.10.2003 13:31, 358 байт)
                                    • Да, ваша правда. Тогда Skew действительно может быть очень малым. — _aquarius_   (15.10.2003 13:48, пустое)
                              • тут не согласен. Во всех ПЛИС есть возможность выходной триггер расположить в I/O ячейке - это гарантия невылезания того самого skew за пределы допустимого. Если триггер в IO - то параллелить можно сразу. — SМ   (15.10.2003 12:44, пустое)
                            • Так о задержках предупреждалось сразу :))) — SМ   (15.10.2003 12:36, пустое)
    • Именно так делают выходы (не только на пины, а и на сильно нагруженные внутренние линии) внутри чипов для увеличения нагрузочной способности. Я как-то тут выкладывал доку на технологические ячейки ASIC - там это четко показано. — SМ   (14.10.2003 23:14, пустое)