[an error occurred while processing this directive]
...и вообще тогда для чего они нужны?
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
victel
09 августа 2004 г. 21:55
В ответ на:
Никогда не синтезировались и не будут.
отправлено SM 09 августа 2004 г. 21:42
Составить ответ
|||
Конференция
|||
Архив
Ответы
для симуляции и написании тестбенчев видимо
—
Romario
(09.08.2004 22:20,
пустое
)
И все? Симулятор показывает эти задежки, значит в загр файле они учитываются - или я не прав?
—
victel
(09.08.2004 22:29,
пустое
)
Все абсолютно наоборот (+)
—
SM
(09.08.2004 23:25, 503 байт)
вот пример применения (+)
—
SM
(09.08.2004 23:29, 344 байт)
А для формирования задержки асинхронных сигналов нужно строить доп схемы с использованием более высокой опорной частоты?
—
victel
(09.08.2004 23:42,
пустое
)
Адназначна!
—
SM
(09.08.2004 23:47,
пустое
)
Охо-хо...опять чистое железо, неужели нет языковых средств формирования точных задержек? ясно,что тактовая в схемах разная , но все-таки привязаться то можно к входной частоте?
—
victel
(09.08.2004 23:53, 83 байт)
Ответ: (+)
—
SM
(10.08.2004 00:02, 388 байт)
Спасибо. CLKDLL - это у Xilinx библиотечный элемент clock delay locked loop.
—
victel
(10.08.2004 00:22,
пустое
)
Кстати задержка на N тактов вроде в мегафункциях есть... (+)
—
SM
(10.08.2004 00:25, 151 байт)
Получается, что после синтеза у меня схема с реальными задержками цепей в ПЛИС, но не с теми которые я выставил?
—
victel
(09.08.2004 23:40,
пустое
)
Естественно (+)
—
SM
(09.08.2004 23:46, 693 байт)
учитываются, но не синтезируются в железо а предназначены для других целей
—
Romario
(09.08.2004 22:34,
пустое
,
ссылка
)
все что знал все сказал:)
—
Romario
(09.08.2004 22:32,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru