[an error occurred while processing this directive]
|
кому нужен такой "код" на верилоге, автор которого не думал, как он будет реализован физически? О том, какие где задержки будут, о том, как будут нагружены те или иные буфера, и что это внесет в общий бюджет времени? Просто абстрактная модель какой-то системы? Которую, когда дело дойдет до физической реализации, придется переделывать почти с нуля?
Кстати, capacitive load в верилоге это все-таки дифур. Хоть и простой, но дифур. С использованием этой возможности верилога моделируются динамическая логика, ячейки SDRAM, и т.п.
P.S. фпга это частный случай. Далеко не все с этим работают.
E-mail: info@telesys.ru