[an error occurred while processing this directive]
Подскажите по VeriLog (+)
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
миниатюрный аудио-видеорекордер mAVR

Отправлено Builder 22 апреля 2004 г. 17:29

Пытаюсь освоить азы Verilog.
Попробовал вот написать ф-ю, задерживаю сигнал на заданное число тактов. Компилять пробовал в Act-ive HDL 6 .2 sp-1.
Получается полный бред. Чтение доступной доки не помагает.
Подскажите, как правильно.


`timescale 1ps / 1ps
module D_D_F3 ( OUT ,CLK ,IN );
parameter DEEP = 2 ;

input CLK ;
wire CLK ;
input [3:0] IN ;
wire [3:0] IN ;

output OUT ;
wire OUT ;

reg delay[DEEP-1:0];
genvar i;

always @(posedge CLK )
begin
delay[0]=IN;
generate for (i=1;i delay[i]=delay[i-1];
end endgenerate
end
assign OUT=delay[DEEP-1];
endmodule

Составить ответ  |||  Конференция  |||  Архив

Ответы

Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 

Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru