|
|
при проектировании АЗИКов обязательно делается проверка для best и typical (ну вобщем-то большая часть глюков вылезает на worst, но опять же если с STA все хорошо, то worst-case симуляция не должна иметь глюков)
почему это бывает - задержка в элементах и на цепях имеет разную температурную зависимость
вроде кажется, что если нет многоцикловых путей, то расхождения в задержках (между цепью с большим fanout и цепью со сложной логики) не должны влиять на setup|hold
но с другой стороны если best-case не проверяется вообще - то могут быть нарушения и по логике и по fanout-у (задержке из-за длинной цепи/много входов)
ну и практика (с айзиками) показывает, что запросто может wc - симулироваться без проблем, а на bc будут нарушения
кстати про fanout - в виртексе при уменьшения параметра синтеза maxfanout - задержка увеличивается... что вобщем странно и нафиг вообще тогда этот параметр нужен.
ну и про мой проект - на многих критических путях задержка на цепи часто превышает задержку на логике (да и смотрю FPGAeditor-om - очень плохой placement, все пытаюсь проект на amplify c AREA_GROUP перетащить, но не выходит каменный цветок)
а кто-нибудь PACE для задания AREA_GROUP пользуется?
E-mail: 
info@telesys.ru
