[an error occurred while processing this directive]
Задержка на 1 такт на D-триггере в Верилоге. Синтезируется Precision нормально как и задумано. Но функциональная симуляция в Active HDL рисует идентичные сигналы на входе и выходе триггера, без сдвига. Исходник в теле письма. Что я делаю неправильно? Спасибо заранее.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
Vasily 01 февраля 2006 г. 16:24
always @(posedge sclk, posedge reset) begin if (reset == 1'b1) fsdl = 1'b0; else if (sclk == 1'b1) fsdl = fs; end