[an error occurred while processing this directive]
«Телесистемы»:
Конференция «Языки описания аппаратуры (VHDL и др.)»
Страницы:
Текущая
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
Новое сообщение
Регистрация
Телеконференции
——> Выберите конференцию
Микроконтроллеры <30.03.2024 12:25>
Программируемые логические схемы <03.01.2017 20:54>
Языки описания аппаратуры (VHDL и др.) <23.12.2018 20:16>
Цифровые сигнальные процессоры (DSP) <31.08.2023 09:00>
Аналоговая схемотехника <16.06.2022 18:58>
Голосования <08.12.2022 22:35>
Leonardo Spectrum
—
Ruda
(31.03.2004 16:50, 226 байт)
Смотрите книгу П.Н. Бибило "Синтез логических схем с использованием языка VHDL", издательство солон-р 2002г, и будет Вам счастье
—
miki
(31.03.2004 18:10,
пустое
)
wait for 50 ns !!!!! а нет ли чего стандартного для Асекса, чтоб синтезатор просинтезировал ???
—
Bug
(30.03.2004 11:26, 260 байт)
Как же ты разрабатываеш, если не знаеш, что такое "синтезируемое подмножество" ?
—
Славик
(31.03.2004 10:11,
пустое
)
"я не волшебник, я только учусь..." не всё же сразу! ;-)
—
Bug
(31.03.2004 15:45,
пустое
)
Не все операторы VHDL являются синтезируемыми. "WAIT FOR time"относится как раз к таким. Интересно, а как вы себе представляете реализацию задержки на 122 нс ?
—
DPavlov
(30.03.2004 12:03,
пустое
)
как мне тогда сделать задержку сигнала на основе другого Clock, более мелкого ???
—
Bug
(30.03.2004 12:34,
пустое
)
На базе CLKDLL в Xilinx и подобных в Альтере
—
-=Sergei=-
(30.03.2004 12:42, 67 байт)
т.е. у меня есть вот такие сигналы -> ...
—
Bug
(30.03.2004 12:52, 165 байт)
В данном случае пропустите CLK2 через два триггера тактируемые CLK1.
—
-=Sergei=-
(30.03.2004 12:55, 46 байт)
а можно пример на VHDL ??? бо я не так давно на нём писать начал, и не совсем ещё освоил
—
Bug
(30.03.2004 13:03,
пустое
)
Ответ:
—
-=Sergei=-
(30.03.2004 13:09, 482 байт)
Ара! то что надо!!! сенкаю безгранично! ps: CLK2 у меня делаеться из CLK1, так что они кратны.
—
Bug
(30.03.2004 13:19,
пустое
)
Чему только в институте учат?
—
Славик
(31.03.2004 10:09,
пустое
)
мне нужно первое, т.е. фазу сдвинуть, только вот я пока не совсем представляю как это сделать
—
Bug
(30.03.2004 12:47,
пустое
)
Ответ: DLL Серега!оляет сдвигать на кратные 90 градусов (у спартана 2)
—
axalay
(30.03.2004 12:53,
пустое
)
Если работать с основной тактовой частотой (+)
—
-=Sergei=-
(30.03.2004 12:58, 249 байт)
подключал ли кто LVDS в SpartanIIE на 3,3 вольта? Выдерживает ли он?(+)
—
Lucky-
(29.03.2004 18:31, 163 байт)
Ответ: Подскажите как можно перевести с VHDL на Verilog и как в ISE создать модель из программы на VHDL и встроить ее в Verilog? (извините, что пишу здесь - новые сообщения нихера не посылаются)
—
axalay
(30.03.2004 11:23,
пустое
)
Действительно, может кто знает, не получится ли вместо RS-644(LVDS) честный RS-422?
—
asmej
(29.03.2004 20:48,
пустое
)
Подскажите ПО, способное проводить смешанное моделирование (analog+ADC+VHDL)
—
Прохожий
(29.03.2004 16:50,
пустое
)
Посмотрите SystemVision от Mentor
—
Кн
(31.03.2004 14:46, 43 байт)
Я пользуюсь ORCAD 9.2 (Capture cis)+PSpice.
—
ARK
(30.03.2004 18:25, 277 байт)
Я понимаю, можно кучу названий написать, перечислить всех производителей EDA софта...но в реальной жизни кто чего использует ? Чего посоветуете ???
—
Прохожий
(29.03.2004 18:06,
пустое
)
Spice отдельно, ModelSim отдельно (+)
—
YuryL
(29.03.2004 18:39, 697 байт)
Вроде как Synopsys SABER
—
SM
(29.03.2004 17:40,
пустое
)
В таком случае DesignerHDL (+)
—
YuryL
(29.03.2004 18:10, 146 байт)
Я понял вопрос, что надо (+)
—
SM
(29.03.2004 18:25, 136 байт)
ADVance MS by Mentor Graphics, Cadence AMS Designer (+)
—
YuryL
(29.03.2004 17:06, 49 байт)
ADVance MS "идет" вместе с ModelSim или отдельно? Если отдельно - то можно ссылку...
—
Прохожий
(29.03.2004 17:39,
пустое
)
www.mentor.com (+)
—
YuryL
(29.03.2004 17:57, 834 байт)
Вопрос: где и как взять ?
—
k_george
(30.03.2004 16:59,
пустое
)
Проблема с атрибутом LOC в Exemplar Leonardo 20001.b
—
barser
(29.03.2004 12:35, 2622 байт)
VHDL -> у меня имеется в A-HDL 8 штук одинаковых FUB'ов, меняеться у них только сигнал Address(7:0), можно ли сделать что-то вроде функции или мегафункции ? чтоб не создавать 8 идентичных FUB'ов с разной проверкой на адрес
—
Bug
(29.03.2004 12:12,
пустое
)
В VHDLе есть generate.
—
zlyh
(29.03.2004 16:32,
пустое
)
Приглашаем на постоянную работу схемотехника ПЛИС
—
Зелакс
(29.03.2004 11:30, 1445 байт,
ссылка
)
OFF: Кто-нибудь может поделиться стандартом CAN - (ISO 11898)? Спасибо.
—
miki
(29.03.2004 10:24,
пустое
)
Как написать быстрый двоичный счетчик разрядности 17 бит?
—
lexx
(26.03.2004 20:04,
пустое
)
Ответ: (+)
—
SM
(27.03.2004 14:27, 568 байт)
Интересно, а синтезатор сам не переделает счетчик из (+)
—
-=Sergei=-
(29.03.2004 11:41, 110 байт)
Умеет Synopsys (+)
—
YuryL
(29.03.2004 15:53, 292 байт)
Это да. Но фпга это не касается. Для альтеры например DW очень ограниченная (она вместе с квартусом идет).
—
SM
(29.03.2004 16:05,
пустое
)
При желании можно вывести из DC VHDL (+)
—
YuryL
(29.03.2004 16:21, 96 байт)
Это понятно, я про другое (+)
—
SM
(29.03.2004 16:59, 445 байт)
Не совсем так (+)
—
YuryL
(29.03.2004 17:24, 564 байт)
Э-э - это тоже не так (+)
—
SM
(29.03.2004 17:59, 2324 байт)
Sorry, работаю с Virtex, там таких заморочек нет
—
YuryL
(29.03.2004 18:16,
пустое
)
Всем, спасибо. И продолжение вопроса (+)
—
-=Sergei=-
(29.03.2004 19:35, 344 байт)
Почитать можно user manual (+)
—
YuryL
(29.03.2004 20:40, 626 байт)
Ответ:
—
zlyh
(29.03.2004 20:35, 535 байт)
Только в доке не на синтезер, а на (+)
—
SM
(29.03.2004 20:38, 172 байт)
Я думаю что вряд-ли где (+)
—
SM
(29.03.2004 20:17, 196 байт)
Ответ: (+)
—
SM
(29.03.2004 12:50, 132 байт)
Как двоичный написать быстрый счетчик разрядности 17 бит?
—
lexx
(26.03.2004 20:03,
пустое
)
Как описать на Verilog'е многобитный (w*n) сдвиговый регистр (линию задержки длиной n и шириной w)?
—
ab
(26.03.2004 15:51,
пустое
)
Ответ: Был бы признателен за генератор шума случайных чисел
—
ieee
(05.04.2004 11:58, 75 байт)
Ответ: Sorry, не туда запостил
—
ieee
(05.04.2004 12:03,
пустое
)
могу с синтаксисом чего-то напутать (давно не брал в руки шашки)
—
yes
(26.03.2004 16:31, 192 байт)
забыл про html : в цикле sr[i]<=sr[i+1]
—
yes
(26.03.2004 16:33,
пустое
)
Сорри, предлагаю уйти в другую конфу.
—
ab
(26.03.2004 17:06,
пустое
,
ссылка
)
проблема с Prochip Design 4.0
—
filin
(26.03.2004 14:36, 201 байт)
А интересно, из каких соображений Atmel используете?
—
Victor®
(26.03.2004 18:27,
пустое
)
хммм... во первых привык к их микроконтроллерам, во вторых для них проги у меня есть, в третьих нужна плис в корпусе с малым количеством выводов;)))) а вы считаете что лучше?
—
filin
(27.03.2004 16:54,
пустое
)
BreakPoint in ModelSim
—
KHA
(26.03.2004 09:57, 61 байт)
Ответ:
—
filin
(26.03.2004 14:59, 111 байт)
Подскажите, где можно взять crack к Aldec Active Hdl 6.2 Webversion, или дистрибутив Aldec Active Hdl 6.1
—
miltonyy
(26.03.2004 08:21,
пустое
)
Языки описания аппаратуры (VHDL и др.)
—
miltonyy
(25.03.2004 12:53, 104 байт)
Как реализовать двухмерный битовый массив на Verilog,в компиляторах Max+ или Quartus?
—
alto
(25.03.2004 12:25, 647 байт)
Вопрос вдогонку: как в VHDL задать двумерный массив для портов в обявлении об"екта?
—
k_george
(26.03.2004 12:03,
пустое
)
Ответ: http://www.bsuir.by/vhdl/vhdlcoding/sintez#array
—
aSproot
(06.05.2008 17:45:52
85.21.15.50
, 79 байт,
ссылка
)
Двумерный массив не синтезится.
—
zlyh
(26.03.2004 17:08, 198 байт)
Ответ: Я выкручиваюсь работая с одномерным массивом ...
—
alto
(26.03.2004 14:25, 193 байт)
shared variables начиная с VHDL'93. Только зачем?
—
andrew_b
(26.03.2004 14:28,
пустое
)
Ответ: (+)
—
SM
(25.03.2004 13:48, 210 байт)
Ответ: К сожалению этот вариант не проходит. В ASSIGN нельзя вставлять цикл FOR, поэтому нельзя перебирать индексы.
—
alto
(26.03.2004 13:53,
пустое
)
Ответ: (+)
—
SM
(27.03.2004 14:31, 264 байт)
Ответ: Спасибо за ответ. Где можно найти описание стандарта Verilog HDL, который поддерживает quartus?
—
alto
(25.03.2004 14:52, 184 байт)
Ответ: (+)
—
SM
(28.03.2004 18:39, 131 байт)
кто выбирает какие ноги ПЛИС использовать человек или комп?
—
filin
(25.03.2004 07:31,
пустое
)
Ответ: Методом последовательных приближений достигается консенсус. Но человек главнее!
—
Vjacheslav
(25.03.2004 09:12,
пустое
)
предположим у мне нужно всего 4 входа и 4 выхода, по каким критериям выбираются ножки?
—
filin
(25.03.2004 09:14,
пустое
)
Ответ: Из удобства разводки + взаимные наводки, если они существенны в Вашем случае.
—
Vjacheslav
(25.03.2004 09:40,
пустое
)
а внутренняя структура ПЛИС имеет значение?
—
filin
(25.03.2004 10:07,
пустое
)
Ответ: Имеет конечно!
—
Vjacheslav
(25.03.2004 10:25, 411 байт)
Не подкинет ли кто нормальный кряк для synplify 7.2 или 7.5, или ссылочку где качнуть 7.0 или 6.2.
—
NiCC
(24.03.2004 20:58,
пустое
)
Помогите пожайлуста новичку с keygen-ом для LeonardoSpectrum 2001.1a for Altera !!!
—
pikar
(24.03.2004 18:30, 180 байт)
Всетаки хотелось бы кряк к Leonardo
—
Дима
(30.03.2004 10:28,
пустое
)
Synplify Pro по-лучше будет, IMHO
—
Victor®
(24.03.2004 18:43,
пустое
)
Ответ: Если не затруднит, чем лучше ?
—
A_S_N
(24.03.2004 23:17, 134 байт)
Когда-то давно пробовал сравнить. Помню, что Sinplify Pro эффективнее. Хотя время бежит.......
—
Victor®
(25.03.2004 10:34,
пустое
)
Мне тоже леонардий удобнее показался. По крайней мере TCL удобный и синопсисообразный.
—
SM
(25.03.2004 01:22,
пустое
)
Как в МАКСе подвесить порт inout в Z-состояние?
—
NiCC
(24.03.2004 13:25, 173 байт)
А "Help on Message" нажать и "Action" прочитать не получается? :)
—
Victor®
(24.03.2004 18:40,
пустое
)
Можно ли реализовать двухмерный битовый массив на Verilog,в компиляторах Max+ или Quartus?
—
alto
(24.03.2004 11:31, 664 байт)
Как на VHDL сделать генератор шума (случайных чисел)?
—
GVS
(24.03.2004 04:08,
пустое
)
Ответ: самый быстрый способ это реализовать генератор кодов Голда там распределение близко к белому, но эти последовательности повторяющиеся
—
GrGoraz
(06.04.2004 12:53,
пустое
)
Есть 21 порядка.
—
V61
(24.03.2004 11:10, 142 байт)
Ответ: V61 Был бы признателен за генератор шума случайных чисел
—
ieee
(05.04.2004 12:07, 79 байт)
ради удовлетворения любопытства - то, что предлагаете непредсказывается линейным предсказателем (как все нижеприведенные методы)?
—
yes
(26.03.2004 12:30,
пустое
)
ну а такой вариант: берем DES алгоритм (вроде коры есть) на вход счетчик - с выхода случайное число
—
yes
(24.03.2004 10:46,
пустое
)
Ответ: На основе сдвигового регистра
—
dxp
(24.03.2004 08:05, 118 байт)
Лучше XILINX xapp052.pdf там таблица вплоть до 168 битного LFSR
—
Victor®
(24.03.2004 18:58,
пустое
)
для чего предназначена софтина Riviera ??? я так понял что что-то вроде MAXplus'а ??? да, и если кому интересно, на фтп алдека лежит какой-то licence.dat, может что-то полезное... ftp://ftp.aldec.com/download/license.dat
—
Bug
(23.03.2004 23:48,
пустое
,
ссылка
)
Это то-же самое что и Active, оптимизированное для больших проектов. ИМХО удобнее Актива.
—
VS
(24.03.2004 16:02,
пустое
)
for ASIC and large FPGA
—
Славик
(26.03.2004 10:30,
пустое
)
Единственное что в нем интересное - это Hardware Acceleration, но соответственно нужна их плата.
—
Славик
(26.03.2004 10:35,
пустое
)
Нет, это типа ActivHDL для ASIC.
—
Славик
(24.03.2004 09:58,
пустое
)
Как лечится ModelSim на ОС Solaris?
—
SergeN
(23.03.2004 19:01,
пустое
)
Ошибка при запуске имплементации проекта в кристалл, используя вызов Foundation 3.3 (batch mode) из Active-HDL 6.2 (та же проблема была в 6.1)
—
paha
(23.03.2004 18:19, 678 байт)
Ответ:
—
The Flash
(24.09.2004 19:54,
пустое
)
HDLC контроллер,
—
KHA
(23.03.2004 08:10, 42 байт)
Ответ: www.opencores.org
—
vitus_strom
(23.03.2004 10:13,
пустое
)
Ответ: Ну там-то я посмотрел, слишком много лишнего, хочеться что-то проще
—
KHA
(23.03.2004 10:32,
пустое
)
На чём ваять будешь?
—
Крутой
(23.03.2004 10:09,
пустое
)
Ответ: Проект, вообще-то делается на 2-х типах ПЛИС
—
KHA
(23.03.2004 10:36, 207 байт)
Altera - несколько не то, а вот Actel интересно. Как проекты переносить будешь?
—
Крутой
(23.03.2004 11:06,
пустое
)
Кстати, Victor прав насчет стаффинга. А что значит HDLC попроще?
—
Крутой
(23.03.2004 11:09,
пустое
)
Ответ: Нет необходимости в организации вх. буфера,
—
KHA
(23.03.2004 11:20,
пустое
)
Есть на Verilog. Verilog в VHDL перевести не проблема.
—
Victor®
(23.03.2004 10:49,
пустое
)
—
Крутой
(23.03.2004 10:48, 100 байт)
Как bit stuffing делали?
—
Victor®
(23.03.2004 10:44,
пустое
)
Ответ: Счётчик на 7
—
KHA
(23.03.2004 11:19, 202 байт)
А передатчик?
—
Victor®
(23.03.2004 11:28,
пустое
)
Ответ: Передатчик- так я же написал уже что хочу сделать его на VHDL, заодно и освою язык
—
KHA
(23.03.2004 11:43,
пустое
)
Вот здесь есть на VERILOG: http://www.elektroda.pl/eboard/ftopic57550.html Если проблемы с закачкой - могу выслать почтой. Но что-то мне подозрительно насчет его работы :(
—
Victor®
(23.03.2004 12:21,
пустое
)
Проверял - не работает.
—
Крутой
(23.03.2004 14:39,
пустое
)
Я в Veriloge ничего не понимаю. Но по крайней мере полученный RTL не совпадает с блок-схемами в описании FUII_Project.pdf
—
Victor®
(23.03.2004 15:16,
пустое
)
Ответ: Что -то я там не нашёл, кроме ссылки на opencores.org, если не сложно вышли почтой.
—
KHA
(23.03.2004 13:30,
пустое
)
Выслал 1,3 Mb (12:09 GMT)
—
Victor®
(23.03.2004 15:48,
пустое
)
Xilinx ISE 6.2, ChipScope 6.2, Aldec 6.2SP1 и др.. Отвечу на email
—
Vlad23
(23.03.2004 07:34,
пустое
,
ссылка
)
Active-HDL 6.2 SP1
—
paha
(22.03.2004 15:32, 441 байт)
Ответ: Вот и лицензия к этому.
—
Vjacheslav
(22.03.2004 17:40, 9384 байт)
А кто-нибудь может PSD 15.(какая там последняя) на трех дисках на болванки в Москве или Зеленограде записать?
—
Славик
(22.03.2004 10:30,
пустое
)
Нужен FPGA Compler (Synopsys) c поддержкой Cyclone
—
Alexus
(21.03.2004 19:36, 15 байт)
Ответ: (+)
—
SM
(22.03.2004 08:44, 349 байт)
Или можно воспользоваться FPGA Compiller II 2003, библиотеки вроде как входят
—
miki
(23.03.2004 13:56,
пустое
)
Как это правильно записать на верилоге? (+)
—
SKov
(21.03.2004 11:22, 411 байт)
Можно примерно в таком духе ...
—
none
(21.03.2004 14:58, 508 байт)
Мне кажется это не совсем то.(+)
—
SKov
(21.03.2004 18:24, 696 байт)
отлично for синтезируется
—
yes
(22.03.2004 09:14, 295 байт)
не точно не @ - а *
—
yes
(22.03.2004 09:15,
пустое
)
У меня нет списка чувствительности -= все асинхронно.
—
SKov
(22.03.2004 09:39,
пустое
)
присутствие списка чувствительности не означает синхронности (то есть можно сделать то же, что и assign)
—
yes
(22.03.2004 13:58, 113 байт)
Понятно. Попробую. А можно маленький примерчик на FOR в синтезируемой части ?
—
SKov
(22.03.2004 15:20,
пустое
)
так чтобы логику - не нашел - вот с триггером, но попробуйте самостоятельно список чуствительности поменять
—
yes
(22.03.2004 15:56, 984 байт)
так чтобы логику - не нашел - вот с триггером, но попробуйте самостоятельно список чуствительности поменять
—
yes
(22.03.2004 15:56, 984 байт)
ну и как это описано?
—
yes
(22.03.2004 13:55,
пустое
)
Помогите кто нить с лицензией на Synpfly 7.5
—
kirzuk
(20.03.2004 00:26, 44 байт)
см почту
—
LeonY
(20.03.2004 21:46,
пустое
)
Ответ: Товарищи,поделитесь лицензией пожалуйста.
—
ОС
(22.03.2004 11:53,
пустое
)
Ответ: Спасибо получил
—
kirzuk
(21.03.2004 19:59,
пустое
)
Есть ли у кого нить простой пример на VHDL DPLL?
—
filin
(19.03.2004 16:09,
пустое
)
что есть DPLL такое?
—
-=Sergei=-
(19.03.2004 17:48,
пустое
)
Digital Phase Locked Loop
—
SM
(20.03.2004 01:40,
пустое
)
Т.е. нужно на HDL саму DLL написать или описание с ее использованием?
—
-=Sergei=-
(20.03.2004 18:44, 131 байт)
Не DLL (Delay Locked Loop), а DPLL. И это не проблема. Читайте наших :) =>
—
SM
(20.03.2004 22:26,
пустое
,
ссылка
)
На этой странице есть ссылка http://www.evm90.com/dpll/dpll.zip ... у меня не открывается... может у кого есть уже скачанная?
—
filin
(24.03.2004 08:19,
пустое
)
Понял, спасибо....
—
-=Sergei=-
(22.03.2004 12:38,
пустое
)
X-TEK Verilog <-> VHDL Translator (может кто знает еще про какой-то другой?)
—
Victor®
(19.03.2004 11:12, 748 байт,
ссылка
)
LabVIEW...
—
Trasher
(19.03.2004 08:00, 358 байт)
LabView умеет dll-ки вызывать - так обычно все и делается
—
yes
(19.03.2004 15:41, 104 байт)
Тоже не пробовал но думаю что через указатель... А потом гришь приведи мне к нужному типу и все... "Я так думаю!" (к-ф Мимино)
—
kos
(19.03.2004 16:33,
пустое
)
Список форумов внутри
—
-
(19.03.2004 10:45, 324 байт)
www.labview.ru но мне кажется там он не очень активный форум.. Хотя ...(+)
—
kos
(19.03.2004 10:07, 124 байт)
Заполнить форму для отправки сообщения
|||
Телеконференции
|||
Главная страница
|||
Конференция без кадра
|||
Архив без кадра